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2019年10月17日
verilog day4
摘要: 010.说明代码中w1和 w2对应电路的具体区别: wire [2:0] val; wire w1 = val > 0; wire w2 = val >= 0;
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posted @ 2019-10-17 14:47 二院灵魂师
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verilog day3
摘要: 005.十进制转换为二进制编码:127,-127,127.375,-127.375 006.画出CMOS三态缓冲器的电路原理图,解释一下高阻态。 007.什么是open-drain output? 计算机系统的各部件模块(Module)及芯片(Chip)通常挂接在系统总线(System bus)上,
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posted @ 2019-10-17 14:30 二院灵魂师
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verilog day2
摘要: 003.解释一下Vih,Vil,Vol,Voh,Vt。 004.什么是原码,反码,补码,符号-数值码。以4bit为例,给出各自表示的数值范围。 原码:带符号数的符号数值码表示,又称作原码,用二进制数位串的最高有效位(MSB)作为符号位,0表示正号(Plus),1表示负号(Minus),其余较低位表示
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posted @ 2019-10-17 14:25 二院灵魂师
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verilog day1
摘要: 001:画出CMOS的电路图: 002:反相器的速度与那些因素有关?什么是转换时间和传播延迟? 传播延迟:由于PN结上储存电荷的积累和消散都需要时间,因此MOS管由导通到截至或由截止到导通也需要时间。电路中寄生电容和负载电容的影响,也使得输出波形总是滞后于输入波形,这个延迟时间成为传播延迟(prop
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posted @ 2019-10-17 14:20 二院灵魂师
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2019年9月25日
VCS
摘要:
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posted @ 2019-09-25 19:53 二院灵魂师
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2019年9月19日
vcs使用
摘要: (一)编译 $vcs file_name 加各种开关选项 1.基本选项 -Mupdate :增量编译 再次编译时只编译改变的文件 -R : 编译后继续进行仿真 -gui :打开DVE图形界面 -l<filename>:set log file name,用于写编译信息 生成log文件 一般在仿真大型
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posted @ 2019-09-19 16:00 二院灵魂师
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2019年9月17日
状态机
摘要: always @(*) begin case(state) A: out=0; if (in) nest_state=A; else next_state=B; B: out=1; if(in) next_state=B; else next_state=A; default:out=0; endc
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posted @ 2019-09-17 10:14 二院灵魂师
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