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2019年10月25日
verilog 参数化设计
摘要: 调用参数的两个方法:
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posted @ 2019-10-25 11:10 二院灵魂师
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2019年10月24日
分频电路的设计2
摘要: 恢复内容开始 经典二分频: 恢复内容结束
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posted @ 2019-10-24 13:41 二院灵魂师
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2019年10月23日
分频电路的设计
摘要: 经典二分频:
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posted @ 2019-10-23 17:40 二院灵魂师
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乘法器
摘要: 8位乘法器的设计: 思路一:并行乘法器 利用assign语句 思路二:例化2*2的 两位 两位相乘 思路三:加法树乘法
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posted @ 2019-10-23 15:15 二院灵魂师
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veriog写加法器
摘要: 加法器种类:一位半加器、一位全加器、四位全加器(数据流实现、一位全加器例化级连的方式实现)、 半加器与全加器的区别: 有没有进位输入 四位全加器的实现方法:数据流方式 一位全加器级连实现 或用task 或function 实现。 八位全加器:数据流方式、一位全加器级连的方式实现
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posted @ 2019-10-23 14:01 二院灵魂师
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2019年10月22日
10进制模24位计数器
摘要: reg [3:0] ten, one ; 控制1: ten= 4'b010 one=4'b0011; ten=0 one=0 进位为1; 控制2: one= 4'b1001; ten=ten+1;
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posted @ 2019-10-22 19:16 二院灵魂师
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johnson触发器
摘要: n位触发器表示2n个 状态 真值表为 0000 0001 0011 0111 1111 1110 1100 1000 0000 out<=out<<1; out[0]<=out[3];
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posted @ 2019-10-22 18:51 二院灵魂师
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计数器的设计
摘要: 计数器所需的功能:清零、置数、计数方向、使能 输入: 时钟、清零端、欲置数、使能端、计数方向、置数(clr、clk、en、s、d、updn) 输出:计数器输出端、进位(q c if结构注意 输入 控制信号的优先级
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posted @ 2019-10-22 17:36 二院灵魂师
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2019年10月17日
verilog 模块练习
摘要: 加法器 乘法器 比较器 锁存器 触发器 寄存器 移位寄存器 计数器 乘法器 分频电路 状态机 编解码 FIFO 边沿检测电路 MUX SRAM
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posted @ 2019-10-17 17:20 二院灵魂师
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Verilog day5
摘要: 011.什么是竞争冒险? 冒险现象 在信号传输与状态变换时会发生的延迟(Delay)。事实上,由于这些延迟,当输入信号发生变化时,其输出信号不能立即跟随输入信号的变化而变化,而是经过一段过渡时间后才能达到原先所期望的状态,从而可能产生瞬间的错误输出,造成逻辑功能的瞬时紊乱。这种现象被称为逻辑电路的“
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posted @ 2019-10-17 15:30 二院灵魂师
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