摘要：这里参考特权同学的模块化思想，将常用的print等任务模块化，便于直接调用，提高代码的效率和易读性。现转载之，以供日后的学习和工作参考。print模块参考代码如下：//=================================////useful print_task show//include error,warning,fatal,terminate,etcmodule print_task();//Show Warning Reporttask warning;input [80*8:1] msg;begin $write("WARNING at %t : %s&quo 阅读全文

摘要：利用ModelSim进行时序仿真（门级仿真），可以比较真实地反映出器件的延时情况，不过它也需要相关器件atom库的支持。下面就用分频器实例简要说明一下：1、在QuartusII中新建一个div工程。注意EDA Simulator的设置，可以新建工程时设置也可以后续再设置，如图：Tool name选择ModelSim，Format for output netlist选择Verilog（会生成.vo的Verilog输出文件，若选择VHDL则会生成.vho的VHDL输出文件），其它的可以默认就行。2、添加源文件，并编译。完了就会在当前工程目录下生成Simulation>ModelSim的文件 阅读全文

摘要：下面是我们的Tcl仿真步骤：启动ModelSim SE, 首先看到在在ModelSim SE右边的窗口有ModelSim> 这样的提示符。在提示符后，顺序运行以下命令： vlib work 该命令的作用是在该目录下建立一个work目录，请注意不要用操作系统来新建一个work的文件夹，因为用操作系统建立的work文件夹并没有ModelSim SE自动生成的_info文件。 vmap work work 该命令的作用是将目前的逻辑工作库work和实际工作库work映射对应。 vlog camera.v camera_tb.v 该命令的作用是编译这些文件，要注意的是文件可以单独分开编译，但是一 阅读全文

摘要：ModelSim的tcl最大的优势就在于它可以让整个仿真自动运行，免除每次进行各种用户界面控制操作的麻烦。用tcl就可以自动完成建库、映射库到物理目录、编译源代码、启动仿真器、运行仿真等一系列操作。下面就结合实例简要说明操作步骤：1、编写好源文件。包括camera.v和它的Testbench文件camera_tb.v2、编写.do文件（camera_tb.do），内容如下：# Create the work libraryvlib workvmap work work# Compile the verilog filesvlog -work work camera.vvlog -work wo 阅读全文

摘要：最近，做一个IP核的调试，但是里面调用了Altera的syncram，这样ModelSim就不能直接进行仿真，而QuartusII又不支持Tesbbench的仿真，所以为了在ModelSim中仿真就必须将Altera的这些仿真库添加到ModelSim中。通常，在ModelSim中进行仿真需要加入Quartus提供的仿真库，原因是下面三个方面： ·Quartus不支持Testbench； ·调用了megafunction或者lpm库之类的Altera的函数； ·时序仿真要在Modelsim下做仿真。 下面以Altera器件为例，介绍如何在ModelSim中加入Alt 阅读全文