asus119

摘要： Cadence设计时一般不主张在PCB文件中更改Logic（PADS的ECO更改），不过Auto Rename仍然是非常实用的功能，按照布局重排位号，可以让PCB的丝印标识更清晰，容易检查，位号易找，方便维修等。下面简略记录一下Auto Rename简单方法。 1. 备份好Rename前的PCB.b 阅读全文

摘要： 1、设计中的FIFO、状态机接口需要有异常恢复状态和状态上报机制，格雷码电路防止被综合电路优化掉。a）自行设计的格雷码FIFO（一般用于连续数据流跨时钟域）用Synplify综合时，为了防止被优化需要添加综合引导语句：“synthesis_syn_preserve = 1”；b）各种综合工具均有状态机安全模式，综合时候建议打开。2、电路中所以寄存器、状态机、计数器、FIFO在单板上电复位时以及使用前必须处于一个已知状态。a）对电路中的寄存器、状态机、计数器、FIFO必须进行异步复位（不依赖于任何时钟的复位）；b）电路中的状态机、计数器在应用的时候不能完全依赖于异步复位时的状态，对于重要的状态机 阅读全文

摘要： 在Allegro导入网表的时候，有时候会出现这样一个错误问题，如下:------ Oversights/Warnings/Errors ------#1 ERROR(SPMHNI-235): Error detected saving design.ERROR(SPMHNI-234): Cannot write drawing, '#Taaaaaa01496.tmp' out to the directory: 'VOIDs are not allowed in the parent SHAPE.'.#2 Run stopped because errors w 阅读全文

摘要： 在Capture CIS中完成原理图编辑修改后，导出网表时，出现了以下错误：#192 ERROR(ORCAP-36004): Conflicting values of part name found on different sections of "U1".Conflicting values: EP4CE75F23C8N_FG484_1D0_12X12MM_(S1+S2+S3+S4)_EP4CE75F23C8N & EP4CE75F23C8N_4_FG484_1D0_12X12MM_(S1+S2+S3+S4)_EP4CE75F23C8NProperty val 阅读全文

摘要： 最近在维护一些FPGA板卡（EP4CE30F23C8N），发现有十几块FPGA板的3.3V和1.2V都出现了对地短路，拆下外围一些3.3V供电的芯片后，仍然短路，没办法最后直接一狠心把FPGA芯片给拆了，结果短路现象竟然都消失了，原来是FPGA的3.3V和1.2V击穿短路了；进一步查找原因，确定究竟是FPGA的哪个Bank的电源出现了短路，连续测量了好几个FPGA芯片，发现都是Bank5的问题；继续深究，为什么偏偏就是Bank5出问题了呢，其中定有内因，猜想应该是该Bank的某些信号出现了异常导致该Bank被击穿；为了确认这个假设，测量Bank5的相关信号对地阻抗，竟然真的验证了之前的假设，接 阅读全文

摘要： 通常，在系统硬件调试过程中，碰到电容短路的情况比较少见（一旦碰到将是比较棘手的），而出现芯片短路或阻抗过低的情况则较为常见。下面就结合本人前端时间碰到的一个调试案例进行说明。遇到一个板卡，上面有一路电源（LT1761，将16V转为15V），该路电源出现异常，输出电压明显过低基本无输出。刚开始，以为是该电源芯片损坏（因为之前遇到过一些这样的情况），所以这次也就习惯性的按照常规思路，所谓的经验，直接对该电源芯片进行了更换；但此次更换后问题依旧，纳闷了，怀疑应该不是该芯片本身的问题了，而且输入电压也出现异常；再将该芯片拆除后，重新测量输入电压正常，而测量输出部分对地阻抗，发现仅有6欧，明显过低，基本 阅读全文

摘要： FPGA调试之配置芯片电压设置 阅读全文

摘要： 在通常的LDO设计中，热阻参数的考虑常常被忽略。但是，该参数对电源系统的影响却是很大的，因为LDO的该参数若是选择不当，就容易造成LDO芯片功耗过大、过热而进入热保护状态，导致电源断电。 最近在一个系统的电源芯片的选型中（系统输入为3.3V，需要得到1.8V的电压，该1.8V所需最大电流250mA左右），为了减小纹波对系统性能的影响，考虑用LDO来进行电压转换，最初选择了Sipex一个LDO（SP6205EM5-ADJ，SOT-23-5）。 该芯片的主要参数为：2.7V~5.5V的电压输入范围；500mA电流输出；输出电压可调；具有限流和热保护功能；等。 咋一看，该电源芯片可满足系统需求，2. 阅读全文

摘要： 在进行产品的硬件设计过程中，EMI问题应该在设计之初就加以考虑，以降低后续整改所要花费的财力和人力等。本文就以时钟信号为例，对其进行EMI设计，降低辐射干扰。（1）原理图设计1、时钟芯片的电源与其它电源用磁珠隔开，磁珠后加去耦电容，去耦电容由22uF的钽电容和0.1uF、0.01uF、0.001uF的瓷片电容组成，这些电容可分别针对不同频率的噪声进行滤波。通常，22uF适用于10MHz以下的噪声，0.1uF适用于5MHz~66MHz，0.01uF适用于40MHz~80MHz，0.001uF则适用于更高频率的噪声。示意图如下，可根据实际使用情况对电容进行调整。图1 时钟芯片的去耦电容2、在时钟信 阅读全文

摘要： 在硬件调试过程中，总是会碰到各种各样诡异的问题。为了提高硬件调试的效率，少走弯路，本人就这几天在硬件调试过程中的感悟作一下小结吧。欢迎大家批判指正。1、在测试过程中，发现某芯片的输入正常、输出无。常规思路：马上想到可能是芯片功能损坏，导致了有输入、无输出；容易忽略的一种情况：后端负载的问题，如负载对地或对电源短路等，从而导致芯片的输出一直被拉低或拉高而表现为无输出。该情况不一定就是芯片的问题，还可能是后端负载的问题，如负载对地或对电源短路等。可以测试一下相应信号管脚的对地和对电源阻抗，看是否有异常。2、电源调试中，电压无输出；断开电源芯片与负载的连接后，电压有输出。常规思路：负载出现了问题，导 阅读全文