随笔分类 -  EDA Tool

摘要：http://bbs.fudan.edu.cn/bbs/tcon?bid=142&f=401 Functional verification Cadence NC-Verilog NC-VHDL Verilog XL Synopsys VCS VERA Developers Kit LEDA Checker Scirocco Simulator Aldec Active HDL2 Synthesis Cadence Ambit logic synthesis Synopsys DC Ultra HDL Compiler Verilog VHDL Compiler Design Ware 阅读全文

摘要：http://bbs.fudan.edu.cn/bbs/tcon?bid=142&f=39PC机上常用 EDA 软件介绍本站网址: http://eda163.com/(一)altera公司软件 GNU tools and Excalibur V3.0(一张光盘) GNU tools and Excalibur 3.0。与Quartus II v3.0 full同时推出的工具软件。 Excalibur_gnu_q40（一张光盘) GNU tools and Excalibur 4.0。与Quartus II v4.0 full同时推出的工具软件。 Maxplus II full V10 阅读全文

摘要：http://hi.baidu.com/hieda/blog/item/668043db35f05365d0164e38.html EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个 阅读全文

摘要：http://hi.baidu.com/hieda/blog/item/c1dc23ee505a25f8b2fb95e3.htmlCalibre物理验证系列〓 Calibre DRC 作为工作在展平模式下的设计规则检查（DRC）工具，Calibre DRC先展平输入数据库，然后对展平的几何结果进行操作。〓 Calibre DRC-H 作为Calibre DRC的选项，Calibre DRC-H确保层次化的DRC成为可能，层次化设计规则检查维持数据库的层次化结构，并且充分利用设计数据的层次化关系减少数据处理时间、内存使用和DRC检查结果数量。对于确定类型的芯片而言，DRC-H要比在展平模式下的C 阅读全文

摘要：http://hi.baidu.com/hieda/blog/item/627e9fdd2526e0ec76c638e3.htmlSynopsys工具简介〓 LEDA LEDA?是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力〓 VCSTM VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级 阅读全文

摘要：http://hi.baidu.com/hieda/blog/item/e86f38a7fb0bb896d14358e3.html一些IC前端设计工具　（1）代码输入： 语言输入： Summit VisualHDL Summit Renior Mentor 图形输入： composer Candence Viewlogic Viewdraw （2）电路仿真：数字电路仿真 Verilog： VCS Synopsys Verilog—XL Candence modle-sim Mentor Vhdl： VSS Synopsys NC—vhdl Candence modle-sim Mentor 模 阅读全文

摘要：http://hi.baidu.com/hieda/blog/item/17544029109be3fa99250ada.html1.Architectural and electrical specification.2.RTL(Register Transfer Level) coding in HDL(Hardware Description Language).3.DFT(Design For Test) memory BIST(Built In Self Test) insertion, for designs containing memory elements.4.Exhaust 阅读全文

摘要：http://hi.baidu.com/hieda/blog/item/9c8070465802fd0d6b63e50a.html简 介：由于微电子技术的迅速发展和系统芯片的出现，包含微处理器和存储器甚至模拟电路和射频电路在内的系统芯片的规模日益庞大，复杂度日益增加。人们用传统的模拟方法难以完成设计验证工作，出现了所谓“验证危机”。为了适应这种形势，电子设计和验证工具正在发生迅速而深刻的变革。现在基于RTL级的设计和验证方法必须向系统级的设计和验证方法过渡，导致了验证语言的出现和标准化，本文将对当前出现的系统级设计和验证语言进行全面综述，并论述验证语言标准化的情况。分析他们的优缺点和发展趋势。 阅读全文

摘要：http://blog.pfan.cn/378121200这类软件都是由PLD/FPGA芯片厂家提供，基本都可以完成所有的设计输入（原理图或HDL)，仿真，综合，布线，下载等工作。Altera公司上一代的PLD开发软件，使用者众多。目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台MaxplusII学习资料下载MaxplusII BaselineAltera公司的免费PLD开发软件，界面与标准版的MaxplusII完全一样，但需要通过使用MAX+PLUSII Advanced Synthsis插件才能支持VHDL/Verilog。 该支持MAX7000/3000和 阅读全文

摘要：http://blog.pfan.cn/378121200 1. 首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真，对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog）Cadence的工具也就是著名的Verilog-XL和NC Verilog 2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库这一步的输出文件可以有多种格式，常用的有. 阅读全文

摘要：http://blog.ednchina.com/foy/333926/message.aspx即使你正在设计的ASIC 或 SoC并非面向低功耗应用，但你仍需要熟悉低功耗设计技术，因为最新一代硅工艺技术本身就易于泄漏功耗。 要 点 在 45nm节点，泄漏的功率占IC总功耗的60%。 代工厂现在能提供多种库，每种库有多个管理电源的阈值电压。 EDA业已经划分为支持相似功耗标准的两个阵营：UPF（统一功耗格式）和CPF（公共功耗格式）。 时钟门控是最老式的技巧，而功率门控则正在快速成为低功耗设计中最热门的技术。 截止不久以前，低功耗数字 IC 设计一直是专家或专业 IC 设计者的领地。但是，大多 阅读全文