皮皮祥 - 博客园

IEEE Std 1364-2001

摘要： Chapter 4.5.2 Rules for expression typesFor non-self-determined operands the following rules apply:if any operand is real, the result is real;if any o 阅读全文

posted @ 2022-07-21 13:39 皮皮祥阅读(106) 评论(0) 推荐(0)

计算机中为什么用补码

摘要：补码(two's complement) 1、在计算机系统中，数值一律用补码来表示（存储）。主要原因：使用补码，可以将符号位和其它位统一处理；同时，减法也可按加法来处理。另外，两个用补码表示的数相加时，如果最高位（符号位）有进位，则进位被舍弃。 2、补码与原码的转换过程几乎是相同的。例如 11 阅读全文

posted @ 2022-07-20 17:45 皮皮祥阅读(1477) 评论(0) 推荐(0)

模、原码和补码

摘要：模、原码和补码在实际生活中，如果一个物体在正北方向30度，把该物体顺时针旋转100度，和把这个物体逆时针旋转260度得到的效果是一样的。再比如说钟表，时针从2点走11个单位，和逆时针走1个单位的位置是一样的。这两个例子有个共同的特点，物体和时针都被限制在了一定的范围内，想要取到一个位置，都有两种方阅读全文

posted @ 2022-07-20 17:25 皮皮祥阅读(500) 评论(0) 推荐(0)

Verilog减法

摘要： Verilog 的减法之前一直认为用补码会方便一些，如果直接相减的结果是啥样呢？写了一个简单的减法 module subtract(a,b,d); input [3:0]a,b;//a为被减数，b为减数 output [3:0]d;//输出d assign d=a-b; endmodule 直接减阅读全文

posted @ 2022-07-20 11:17 皮皮祥阅读(1828) 评论(0) 推荐(0)

谐波滤波器HF

摘要：谐波滤波器由于正弦电压加压于非线性负载，基波电流发生畸变产生谐波。在驱动系统中主要非线性负载有整流器、变频器、逆变器等。减小谐波的主要的手段，增加整流电路的脉波数，比如典型的6脉波整流，通过三绕组或多绕组变压器形成12脉波，24脉波等拓扑结构，从而提高谐波次数，减小谐波影响；通过增加回路阻抗，阅读全文

posted @ 2022-07-19 16:35 皮皮祥阅读(870) 评论(0) 推荐(0)

Verdi使用技巧——非连续有效信号量测方法

摘要： IC君的第42篇原创文章（欢迎关注公众号 icstudy ，顺便在微信文章中点点广告）上一篇文章IC君跟大家分享了Verdi使用技巧——连续有效信号量测方法。有不少网友在文章后留言或者微信给我留言，提供了一些其它方法。不得不说广大人民群众的智慧才是无穷无尽的，大家一起交流才能取得更大的进步！首阅读全文

posted @ 2022-07-04 10:18 皮皮祥阅读(1004) 评论(0) 推荐(0)

linux快捷键

摘要：以下指令在Linux/Unix的桌面环境(gnome)下有效，如有出入以你自己的服务器为准： Alt + F1类似Windows下的Win键 Alt + F2类似Windows下的Win + R组合键 Ctrl + Alt + d 类似Windows下的Win + D组合键，显示桌面 Ctrl + 阅读全文

posted @ 2022-06-29 13:01 皮皮祥阅读(637) 评论(0) 推荐(0)

时序图绘制wavedrom

摘要：分组： { signal: [ { name: 'clk' , wave: 'p...Pp...P'}, [ 'Master' , ['ctrl',{name:'write',wave:'01.0...'}, {name:'read' ,wave:'0...1...0'} ], {name:'add 阅读全文

posted @ 2022-06-28 11:31 皮皮祥阅读(153) 评论(0) 推荐(0)

综合对应电路

摘要：本文讨论Verilog HDL与综合相关的问题。一、赋值本节讨论如何在Verilog中的实现不同的赋值，以及它们在逻辑综合中会推断出什么样的电路。 1.1、当对同一个net，使用多个assign语句，会综合出什么样的逻辑？在可综合的verilog代码中，为同一个net使用多个assign语句是阅读全文

posted @ 2022-06-24 13:47 皮皮祥阅读(1221) 评论(0) 推荐(0)

system verilog 之assert

摘要： ##variable：正常情况写 ##5，##后跟常数数字需要用到变量的延时可以这么写 property time_wait; int cnt=limit; @(posedge clk) $rose(a) |-> (cnt>0, cnt--)[*] ##1 cnt==0; endproperty 阅读全文

posted @ 2022-06-22 18:01 皮皮祥阅读(426) 评论(0) 推荐(0)

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