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2022年6月22日 #

system verilog 之assert

摘要: ##variable: 正常情况写 ##5,##后跟常数数字 需要用到变量的延时可以这么写 property time_wait; int cnt=limit; @(posedge clk) $rose(a) |-> (cnt>0, cnt--)[*] ##1 cnt==0; endproperty 阅读全文

posted @ 2022-06-22 18:01 皮皮祥 阅读(424) 评论(0) 推荐(0)