随笔分类 - FPGA
FPGA技术交流
摘要：你还没听过FPGA？那你一定是好久没有更新自己在企业级IT领域的知识了。今天笔者就和大家聊聊何为FPGA？FPGA主要应用场景是什么？有人说FPGA是替代传统CPU和GPU的未来，你信吗？ FPGA全称现场可编程门阵列（Field－Programmable Gate Array），最初作为专用集成电
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摘要：FPGA到最后自然是规模越来越大，编译时间越来越长。解决问题的方法通常来说应该从工具和设计入手。 先把模块分好，port上能用REG隔离最好，尽量切断跨模块的组合逻辑。把一个模块的大小控制在中度规模，调试时一个模块一个模块来，调通的模块都用edf网表代替，节省综合时间。 在P&R阶段，看模块的功能，
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摘要：仿真是FPGA设计中必不可少的一步。没有仿真，就没有一切。仿真是一个单调而繁琐的工作，很容易让人产生放弃或者偷工减料的念头。这时一定要挺住！仿真分为单元仿真、集成仿真、系统仿真。 单元仿真：针对每一个最小基本模块的仿真。单元仿真要求代码行覆盖率、条件分支覆盖率、表达式覆盖率必须达到100％！这三种覆
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摘要：锁存器latch，在数字电路中经常遇到，它和触发器FF有着本质的区别。 这里为读者介绍FPGA中避免锁存器的方法。 在组合逻辑进程中，if语句一定要有else。并且所有的信号都要在if的所有分支中被赋值。 在组合逻辑进程中，if语句一定要有else。并且所有的信号都要在if的所有分支中被赋值。 al
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摘要：7月25日，由中国电子报与深圳投资推广署共同举办的“第六届(2018)中国FPGA产业发展论坛”在深圳召开。 作为四大通用集成电路芯片之一，FPGA(现场可编程门阵列)的重要性与CPU、存储器、DSP齐平。特别是在云计算、大数据、人工智能、工业互联网等技术成为电子信息产业新热点之际，FPGA在这些领
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摘要：对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的第一个关键，也是关键中的关键，就是时钟树。一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。 具体设计细则： 1）尽可能采用单一时钟； 2）如果有多个时钟域，一定要仔细划分，千万小
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摘要：FPGA SoC通过融合FPGA和ASIC两者的元件，跨越了灵活性和性能之间的界限。但随着它们进入高安全性、任务关键型市场，它们也面临着与标准SoC相同的问题，包括在日益复杂的器件中快速传输越来越多的数据，以及在验证和调试中可能出现的一切棘手的问题。 FPGA SoC是一种混合器件，随着芯片制造商和
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摘要：一段时间以来，MathWorks一直主张使用Matlab和Simulink开发工具进行基于模型的设计，因为好的设计技术使您能够在更短的时间内开发更高质量的复杂软件。基于模块的设计采用了数学和可视化的方法，通过整个开发过程中使用的系统级建模（从初始设计到设计分析，仿真，自动代码生成、开发和验证）来开发
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摘要：FPGA对DC-DC精度的要求不断提升 FPGA厂商不断采用更先进的工艺来降低器件功耗，提高性能，同时FPGA对供电电源的精度要求也越加苛刻，电压必须维持在非常严格的容限内，如果供电电压范围超出了规范的要求，就有会影响到FPGA的可靠性，甚至导致FPGA失效。 无论是Intel （Altera）FP
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摘要：概述 卷积是一种线性运算,其本质是滑动平均思想,广泛应用于图像滤波。而随着人工智能及深度学习的发展，卷积也在神经网络中发挥重要的作用，如卷积神经网络。本参考设计主要介绍如何基于INTEL 硬浮点的DSP Block实现32位单精度浮点的卷积运算，而针对定点及低精度的浮点运算，则需要对硬浮点DSP B
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摘要：FPGA是一种多电源需求的芯片，主要有3种电源需求： VCCINT：核心工作电压，PCI Express (PCIe) 硬核IP 模块和收发器物理编码子层(PCS) 电源。一般电压都很低，目前常用的FPGA都在1.2V左右。为FPGA的内部各种逻辑供电，电流从几百毫安到几安不等，具体取决于内部逻辑的
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摘要：当硬件变成软件，软件将何去何从？至少以目前的技术发展水平，即使硬件变成软件，也无法代替软件。 虽然理论上可以用硬件来代替软件实现运算，但是事实上根本就不会有人这么做。计算机体系发展成底层硬件、固件驱动、操作系统、应用软件不是没有道理的。 其中最基本的思想就是通过分层，进行不同层次的抽象，来提高效率。
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摘要：学习FPGA，总结如下： 看逻辑，建模型。 只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单逻辑的时候应该想到是什么样的功能电路。 用数学思维来简化设计逻
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摘要：“时钟是时序电路的控制者” 这句话太经典了，可以说是FPGA设计的圣言。FPGA的设计主要是以时序电路为主，因为组合逻辑电路再怎么复杂也变不出太多花样，理解起来也不没太多困难。但是时序电路就不同了，它的所有动作都是在时钟一拍一拍的节奏下转变触发，可以说时钟就是整个电路的控制者，控制不好，电路功能就会
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摘要：FPGA设计者的5项基本功：仿真、综合、时序分析、调试、验证。 对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下： 1. 仿真：Modelsim， Quartus II(Simulator Tool) 2. 综合：Quartus II (Compiler To
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摘要：简述组合逻辑的注意事项： (1)避免组合逻辑反馈环路(容易毛刺、振荡、时序违规等)。 解决：A.牢记任何反馈回路必须包含寄存器;B.检查综合、实现报告的warning信息，发现反馈回路(combinaTIonal loops)后进行相应修改。 (2)替换延迟链。 解决：用倍频、分频或者同步计数器完成
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摘要：常用设计思想与技巧 (1)乒乓操作; (2)串并转换; (3)流水线操作; (4)异步时钟域数据同步。是指如何在两个时钟不同步的数据域之间可靠地进行数据交换的问题。数据时钟域不同步主要有两种情况： ①两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。 ②两个时钟频率根
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摘要：同步时序设计时一下事项应值得注意： 异步时钟域的数据转换。 组合逻辑电路的设计方法。 同步时序电路的时钟设计。 同步时序电路的延迟。同步时序电路的延迟最常用的设计方法是用分频或者倍频的时钟或者同步计数器完成所需的延迟，对比较大的和特殊定时要求的延时，一般用高速时钟产生一个计数器，根据计数产生延迟;对
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摘要：在学习一门技术之前往往应该从它的编程语言入手，比如学习单片机时，往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但小编认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到
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摘要：在学习一门技术之前往往应该从它的编程语言入手，比如学习单片机时，往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但小编认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到
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