随笔分类 - FPGA
FPGA技术交流
摘要：通常情况下，如果条件允许，使用一个MCU作为远程更新的主控设备，会让方案简单不少。而且可以利用软件做更多的操作（例如数据的校验）。通常这么选择的原因是系统中已经存在一个主控的MCU，就同时承担远程更新的任务。 如果FPGA板卡使用的是主动配置模式，由于Flash的读写只能通过FPGA来实现，同时JT
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摘要：FPGA有多种配置/加载方式。粗略可以分为主动和被动两种。主动加载是指由FPGA控制配置流程，被动加载是指FPGA仅仅被动接收配置数据。 最常见的被动配置模式就是JTAG下载bit文件。此模式下，主动发起操作的设备是计算机，数据通路是JTAG，FPGA会被动接收数据，根据需要的操作来进行更新FPGA
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摘要：更新镜像这一概念，会有两个完全不一样的概念，需要先说清楚。 1.更新FPGA的配置 这种方案对应Xilinx的bit文件下载和Intel(Altera)的sof文件下载，更新的是FPGA的配置，立即生效。这种方案存在的问题是配置过程中，FPGA的原有配置会被清除掉。此时系统可能做出不正确的反应。例如
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摘要：在这个强调智能与联网的时代，可编程逻辑栅阵列 （FPGA）已经成为一个重要且不可或缺的元件。以全球500亿个联网设备，一年所产生的数据量将不计其数。从数据中心、5G通讯、虚拟网络功能，到嵌入式系统，FPGA都能在设备以及云端之间，扮演重要的角色。而从边际运算到云端应用，FPGA也正不断的成长，包括F
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摘要：FPGA可重配置带来了很高的灵活性，所以基于FPGA的设计/产品往往也会有后期更新/升级的需求。同时，需要更新/升级的FPGA板卡由于物理条件的限制，可能无法现场升级。比如： 1.FPGA板卡部署在异地机房中，无法随时进入机房进行升级（异地来回成本及机房不允许随便出入的限制）。 2.FPGA板卡部署
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摘要：在传递读写时钟域的指针使用格雷码来传递，如何把二进制转换为格雷码，格雷码是如何判断读空写满呢？ 二进制码转换成二进制格雷码，其法则是保留二进制码的最高位作为格雷码的最高位，而次高位格雷码为二进制码的高位与次高位相异或，而格雷码其余各位与次高位的求法相类似。 这样就可以实现二进制到格雷码的转换了，总结
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摘要：由于设计的时候读写指针用了至少两级寄存器同步，同步会消耗至少两个时钟周期，势必会使得判断空或满有所延迟，这会不会导致设计出错呢？ 异步FIFO通过比较读写指针进行满空判断，但是读写指针属于不同的时钟域，所以在比较之前需要先将读写指针进行同步处理。 将写指针同步到读时钟域再和读指针比较进行FIFO空状
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摘要：近日，全球最大的FPGA厂商赛灵思宣布收购深鉴科技的消息，引发人工智能芯片行业热议，这也是首起中国AI芯片公司被收购的案例。值得注意的是，收购深鉴科技的赛灵思在2018年下半年重点发展方面是汽车自动驾驶。 FPGA市场的竞争正在发生变化，其中最引人瞩目的趋势就是应用领域不断拓宽。传统上，FPGA的应
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摘要：跨时钟域的问题：前一篇已经提到要通过比较读写指针来判断产生读空和写满信号，但是读指针是属于读时钟域的，写指针是属于写时钟域的，而异步FIFO的读写时钟域不同，是异步的，要是将读时钟域的读指针与写时钟域的写指针不做任何处理直接比较肯定是错误的，因此我们需要进行同步处理以后进行比较。 解决方法：两级寄存
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摘要：有人认为，除了人才短缺、开发难度较大，相比未来的批量化量产的ASIC芯片，FPGA在成本、性能、功耗方面仍有很多不足。这是否意味着，在ASIC大爆发之际，FPGA将沦为其“过渡”品的命运？ 安路科技市场与应用部副总经理陈利光表示，上面这几大难题肯定有突破的空间，从成本来看，其主要受到技术和市场两大因
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摘要：异步FIFO中，空满信号该如何产生呢？ 在复位的时候，读指针和写指针相等，读空信号有效（这里所说的指针其实就是读地址、写地址）当读指针赶上写指针的时候，写指针等于读指针意味着最后一个数据被读完，此时读空信号有效。写满信号：当写指针比读指针多一圈时，写指针等于读指针意味着写满了，此时写满信号有效。 问
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摘要：读者如果学习了verilog，并且有了一定的实践经验的话应该强烈的感受到，verilog和软件（诸如C/C++）有着本质且明显的差别，是一条不可跨越的鸿沟。所以初学者把C和verilog拿来作比较是完全没用的，甚至会把初学者绕晕，影响学习效率的提高。 虽然verilog比硬件更抽象，但是最终实现的结
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摘要：在对高速串行数字信号进行测试和验证的场合，我们会用示波器测试眼图，从而判别对应信号的质量、设备的稳定度、信道质量，从而判别出哪里出了问题。眼图文章从以下几个问题来讨论：什么是眼图、眼图用在什么场合、反映了波形什么信息，会通过例子具体分析眼图含义。 眼图（英语：eye pattern）是电信系统的一种
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摘要：超300亿晶体管——3倍于最高端服务器CPU 如果让大家猜晶体管最多的芯片是什么？很多朋友可能会回答是最高端的服务器CPU，一般这种带了超大规模片内CACHE具备几十个内核的CPU大约有100多亿个晶体管，非常吓人。可是面对最高端的FPGA来说实在是小巫见大巫，INTEL STRATIX 10 FP
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摘要：这个世界先有鸡还是先有蛋？没有人知道答案。但是如果有人问ess9018、ak4497、cs43198这些高端SIGMADELTA架构DAC的妈妈是谁？我们可以回答您:它们都有一个同样的妈，名字叫做FPGA。 FPGA是什么？ FPGA的全称是Field－Programmable Gate Array
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摘要：在FPGA设计中，经常要对外部输入的信号捕捉上升沿。 在某些设计中，外部输入信号为方波信号，由比较器输出。 如上图，比较器输出方波后，电路设计欠佳，产生抖动，下降沿产生毛刺，如果FPGA逻辑设计不好，容易在方波下降沿时再次捕捉到上升沿。 在电路无法更改的情况下，只能更改FPGA逻辑设计，过滤毛刺。
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摘要：在FPGA高速采集中，除了外部的AD芯片之外，最重要的是运放，因为必须将微小信号放大后才能进入AD，转换出数字信号。 运放设计如上图，外部输入微小电流信号，通过电阻R1取电，转换为电压，请注意R1阻值，以与信号源进行阻抗匹配。 C1和R2组成高通滤波器，滤除不需要的高频信号。 电位器R4和电阻R3、
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摘要：FPGA以计算速度快、资源丰富、可编程著称，之前一直应用于高速数字信号领域和ASIC验证。随着逻辑资源的丰富和编程工具的改进，FPGA在机器学习和硬件加速上得到越来越多的重视，目前数据中心已经大量采用，大数据、云计算领域逐步采用FPGA器件。但是除了这些对计算能力和逻辑资源要求很高的应用，市面上还有
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摘要：2018年上半年对于中国半导体行业而言是多事之秋，发生了几件让国人深入思考的大事。我作为IC产业的逃兵，最近也在思考很多的问题，包括资本市场、集成电路行业和研究所的一些不成熟的想法。 2008年进入华中科技大学电子系，中科院半导体所毕业后进入联发科从事手机芯片开发（没错，就是卖的不怎么好的X30）。
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摘要：在实际设计中，由于外部阻容复位时间短，可能无法使FPGA内部复位到理想的状态，所以今天介绍一下网上流行的复位逻辑。 在基于verilog的FPGA设计中，我们常常可以看到以下形式的进程： 信号rst_n用来对进程中所用变量的初始化，这个复位信号是十分重要的，如果没有复位，会导致一些寄存器的初始值变得
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