2008年8月14日
（VHDL小程序009）用VHDL设计FDRD触发器
摘要： FDRD触发器源代码如下： entity rdfd is port( D,RD,CE:in bit; CLK:in bit; Q:out bit ); end rdfd; architecture func of rdfd is begin process begin waite... 阅读全文
posted @ 2008-08-14 23:01 安达米特 阅读(3271) 评论(0) 推荐(0)
（VHDL小程序008）用VHDL设计全加器
摘要： 全加器包括进位端，半加器没有进位信号端。 一位全加器源代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity bit1adder is port( a,b,ci:in std_lo... 阅读全文
posted @ 2008-08-14 19:56 安达米特 阅读(2320) 评论(0) 推荐(0)
（VHDL小程序007）用VHDL设计将整数转换为位向量的函数
摘要： function int2bits(in1:integer;len:integer) return bit_vector is variable in2:integer; variable temp:bit_vector((len-1) downto 0); variable digitl:integer:=2**(len-1); --求出最高位为1的数值 be... 阅读全文
posted @ 2008-08-14 17:21 安达米特 阅读(836) 评论(0) 推荐(0)
（VHDL小程序006）用VHDL设计奇偶校验器
摘要： 本例为对八位输入数据和其奇偶校验位进行校验，输出正确的奇偶校验位。 IN_READY输入表示输入已准备好；OUT_REQ输入表示输出请求；CLK输入表示输入时钟； 当OUT_READY输出表示输出准备好，可以为下级电路使用； 源代码如下： package types is subtype short is integer range 0 to 255; end types; us... 阅读全文
posted @ 2008-08-14 16:05 安达米特 阅读(2351) 评论(0) 推荐(0)
（VHDL小程序005）用VHDL设计多路器
摘要： 该设计为四输入多路器，当控制信号端OEbar低电平有效时，高电平有效的选择控制端R_sel,D_sel,uPC_sel,stack_sel所对应的输入数据R,D,uPC,reg_file(sp)之一送到输出Y。其中，整数sp为指向reg_file堆栈单元的指针。 源文件如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_log... 阅读全文
posted @ 2008-08-14 10:53 安达米特 阅读(724) 评论(0) 推荐(0)