verilog中宏定义的用法
摘要：
转载： 1，verilog中include的用法 2，verilog中 `define 的使用 3，verilog里的`是什么作用 补充，一种修改寄存器默认值的方法： `include "/rhome/ind/groups/reg_def_parameters.v" reg_def_paramete 阅读全文
posted @ 2020-07-05 16:22 阿长长 阅读(653) 评论(0) 推荐(0)
雷达算法
摘要：
转载： 1，雷达成像基本算法 2，雷达原理（第五版）常见公式 3，雷达信号处理基本流程 4，雷达信号处理过程说明文档 5，雷达系统_信号处理 6，能否解释一下雷达信号处理过程中的射频，中频，视频，基带，分别是哪个阶段的信号，有什么特点？如何区分？ 7，The Development of Airbo 阅读全文
posted @ 2020-07-05 11:20 阿长长 阅读(940) 评论(0) 推荐(0)
Turbo与LDPC译码算法
摘要：
Turbo译码算法： 1，MAP，Maximum A Posteriori，最大后验概率 2，LOG-MAP，Logarithm Maximum A Posteriori，对数最大后验概率（简化MAP运算，对数将乘除运算转换为加减运算--仍需计算复杂的对数） 3，MAX-LOG-MAP，Maximu 阅读全文
posted @ 2020-07-03 16:33 阿长长 阅读(958) 评论(0) 推荐(0)
OFDM系统选择ZC序列的好处
摘要：
1，对于发端，ZC序列峰均比低（ZC序列时频域都是ZC序列，且幅值恒定）。 2，对于同步，ZC序列具有较好的自相关性与互相关性。 3，对于信道估计，ZC序列幅值恒定，其图形可看作一个单位圆。采用LS估计算法时，可将Y/X转化为YX*（Y/X = YX*/XX* = YX*），避免了硬件实现时的除法运 阅读全文
posted @ 2020-07-02 21:22 阿长长 阅读(3229) 评论(0) 推荐(0)
FPGA中BUFG的使用
摘要：
1，xilinx FPGA全局时钟资源的使用 2，几种FPGA时钟BUF资源的区别 3，[求助] Xilinx KU040 FPGA的mmcm使用问题 4，Sub-optimal placement for a global clock-capable IO pin and MMCM 5，在Viva 阅读全文
posted @ 2020-06-18 22:50 阿长长 阅读(4175) 评论(0) 推荐(0)
IC岗笔面试常见问题汇总
摘要：
问题： 1，亚稳态 2，竞争和冒险 3，register和latch的区别 4，case语句情况没写全且无default而形成死锁后，电路将如何工作。 5，异步FIFO的设计思路 无论笔试还是面试，刷题还是很有必要的…… 参考连接： 1，flipflop和latch以及register的区别 2，锁 阅读全文
posted @ 2020-06-18 11:08 阿长长 阅读(514) 评论(0) 推荐(0)
FPGA时序优化
摘要：
时序问题除了复位信号用set_false_path以约束的方式来进行优化，大多数问题在设计的时候就避免了。比如跨时钟问题（CDC，Clock Domain Crossing），通过加入一个异步FIFO即可解决。此外，多周期时钟尽量做到同源，即由同一个MMCM生成。 在配置RAM、乘法器等IP核时，按 阅读全文
posted @ 2020-06-10 16:15 阿长长 阅读(503) 评论(0) 推荐(0)
同步相关峰Matlab和Vivado对数
摘要：
1，相关峰直接由Matlab看图数字显示不全，要把相应位置的数字在命令行打印出来对比，或在命令中输入max(corr) 2，对数时一定要保证所用输入数据源相同（发端数据受FFT误差的影响也不能完全对上） 阅读全文
posted @ 2020-06-01 23:57 阿长长 阅读(510) 评论(0) 推荐(0)
匹配滤波器Matlab和Vivado对数
摘要：
1，对数据时注意掐头去尾 2，注意截位问题，两者间可能为2倍关系 3，滤波器尾部的数据可能对不上，Matlab认为有效数据尾部跟着0，而Vivado则保持为发端最后一个数。 阅读全文
posted @ 2020-06-01 21:48 阿长长 阅读(431) 评论(0) 推荐(0)
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