2020年6月10日

FPGA时序优化

摘要： 时序问题除了复位信号用set_false_path以约束的方式来进行优化，大多数问题在设计的时候就避免了。比如跨时钟问题（CDC，Clock Domain Crossing），通过加入一个异步FIFO即可解决。此外，多周期时钟尽量做到同源，即由同一个MMCM生成。 在配置RAM、乘法器等IP核时，按 阅读全文

posted @ 2020-06-10 16:15 阿长长 阅读(503) 评论(0) 推荐(0)

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