FPGA主时钟约束
摘要：
进入IP Core的时钟，都不需要再手动添加约束么 阅读全文
posted @ 2021-12-02 16:39 阿长长 阅读(68) 评论(0) 推荐(0)
verilog中＞＞＞和＞＞的区别
摘要：
verilog中＞＞＞和＞＞的区别 阅读全文
posted @ 2021-12-02 11:03 阿长长 阅读(306) 评论(0) 推荐(0)
Verilog +: -:语法
摘要：
1，Verilog +: -:语法 2，Verilog语法+：的说明 阅读全文
posted @ 2021-11-26 09:37 阿长长 阅读(302) 评论(0) 推荐(0)
SystemVerilog
摘要：
1，systemverilog新增的always_comb，always_ff，和always_latch语句 2，SystemVerilog的一些可综合实用技巧 阅读全文
posted @ 2021-11-25 16:37 阿长长 阅读(149) 评论(0) 推荐(0)
CCK调制解调
摘要：
读后感： 发现一个有意思的地方，CCK把扩频系统中原本要消除的“相偏”给利用了起来，即通过差分的方式用“相偏”调制了2bit信息。 这就好比是“多径”，原本人们想要极力克服的东西，有了分集技术以后反而成了性能提升的一大来源。转变思维，真就能变废为宝。 (仔细一想，直扩系统中的差分调制不就是这么做的嘛 阅读全文
posted @ 2021-11-09 09:09 阿长长 阅读(1162) 评论(0) 推荐(1)
门控时钟
摘要：
1，芯片设计进阶之路——门控时钟 2，“时钟门控”百度百科 3，门控时钟的使用 4，使能时钟与门控时钟 阅读全文
posted @ 2021-11-05 09:47 阿长长 阅读(51) 评论(0) 推荐(0)
RTL门控时钟编码风格
摘要：
组合逻辑中，为避免生成锁存器，好的代码风格是if语句都加上else，case语句都加上default。 时序逻辑中，为了让综合工具能够自动生成门控时钟，好的代码风格则是“若无必要，尽量不加else和default”——以减小数据翻转机会。 如下图所示，左边的代码风格综合工具会自动生成门控时钟，右边的 阅读全文
posted @ 2021-11-05 09:14 阿长长 阅读(1253) 评论(0) 推荐(1)
Verilog中assign的使用
摘要：
1，Verilog中assign的使用 2，怎样理解Verilog中的assign 3，Verilog指令_assign用法 阅读全文
posted @ 2021-11-04 15:50 阿长长 阅读(782) 评论(0) 推荐(0)
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