Verilog定义变量类型为signed的几种情况
摘要：
1. Verilog在进行数值比较时，一旦有负数存在，就一定要注意定义为signed型变量。 2. 在进行减法运算时，也要注意定义为signed型变量。 3. 在对数据进行取反操作时，若采用-variable的形式(负号)，则一定要定义为signed型变量，否则需写成~variable+1'b1(按 阅读全文
posted @ 2021-12-29 17:56 阿长长 阅读(671) 评论(0) 推荐(0)
浙公网安备 33010602011771号