Verilog定义变量类型为signed的几种情况

1. Verilog在进行数值比较时，一旦有负数存在，就一定要注意定义为signed型变量。

2. 在进行减法运算时，也要注意定义为signed型变量。

3. 在对数据进行取反操作时，若采用-variable的形式(负号)，则一定要定义为signed型变量，否则需写成~variable+1'b1(按位取反)的形式。不然的话，对于非signed型变量variable，-variable只会将variable的最高位取反，其他各位取值不变（-variable的写法功能仿真也许没问题，但综合实现后的数据有错）。