随笔分类 -  Verilog

异步FIFO的设计和验证
摘要：FIFO: First in, First out 是一种算法。 代表先进的数据先出 ，后进的数据后出。 阅读全文
posted @ 2023-03-20 17:12 accumulagain 阅读(396) 评论(0) 推荐(0)
牛客网手撕代码（31-58）
摘要：牛客31-58题 阅读全文
posted @ 2023-03-17 15:02 accumulagain 阅读(349) 评论(0) 推荐(0)
牛客网手撕代码（1-30）
摘要：牛客网第1-30题 阅读全文
posted @ 2023-03-17 12:22 accumulagain 阅读(251) 评论(0) 推荐(0)
Verilog 语句
摘要：可综合语句 Module ... endmodule Module(clk,a,b,c,d); input clk; input [2:0] a,b; output b; inout e; endmodule module 括号声明所有输入和输出信号。不要忘记 ; 模块里要声明所有输入和输出： in 阅读全文
posted @ 2023-03-02 22:27 accumulagain 阅读(349) 评论(0) 推荐(0)