随笔分类 -  时序分析学习

工程中遇到过的时序问题统计（一）
摘要：1.复位信号时钟域不同步；【主要采用set multicycle path解决，真的很好用】 2.复位信号的扇出过大【(* max_fanout = "50" *)】； 3.写入FIFO的时候存在延迟；【写入前打拍解决】 4.组合逻辑语句的条件判别中使用位宽较大的数据导致难以判别；【使用标志信号而不 阅读全文
posted @ 2024-05-26 18:05 NoNounknow 阅读(90) 评论(0) 推荐(0)
组合逻辑中大位宽数据时序约束问题研究
摘要：[干货]FPGA设计中大位宽、高时钟频率时序问题调试经验总结-腾讯云开发者社区-腾讯云 (tencent.com) 0.写入FIFO前多打两拍可以很好的解决问题； 1.组合逻辑的条件判别不适合使用大尾款数据，但是转换成时序小位宽信号可以很好的解决这些问题； （下面是一个修改后的例子，这为我节省了30 阅读全文
posted @ 2024-05-14 19:35 NoNounknow 阅读(165) 评论(0) 推荐(0)
时序约束小笔记（一）
摘要：0.多看UG953,949，903 1.进入PLL/MMCM/PHASER的信号不需要做约束； 2.管脚上进来的时钟要做主时钟约束，出去的信号要做衍生时钟约束；Recommended: Define all primary clocks first. They are needed for defi 阅读全文
posted @ 2024-04-30 20:11 NoNounknow 阅读(69) 评论(0) 推荐(0)
周期约束：set_multicycle_path
摘要：set_multicycle_path –from $from_list –to $to_list <N>（N默认为1） set_multicycle_path –from $from_list –to $to_list –hold <N-1> 深入讲解set_multicycle_path多周期约 阅读全文
posted @ 2024-04-28 15:04 NoNounknow 阅读(100) 评论(0) 推荐(0)
IDELAY约束测试
摘要：前置条件： DDR模式 LR RISE:1.9-2.1 FALL:1.9-2.1 约束情况1： value：0 IBUF-BUFG-IDELAYE2-IDDR value：0 IBUF-IDELAYE2-IDDR module rgmii_dphy ( input wire sys_rst_n , 阅读全文
posted @ 2024-04-27 13:20 NoNounknow 阅读(76) 评论(0) 推荐(0)
时序约束学习拓展（二）：I/O约束笔记 + BUFIO & IDDR协调方法
摘要：参考： https://cloud.tencent.com/developer/article/1652378 FPGA 静态时序分析与约束（1）_分析建立时间是否满足时序要求时要使用慢速模型;分析保持时间是否满足时序要求时-CSDN博客 放置失败问题： 在 Zynq7045 FPGA 中通过IDE 阅读全文
posted @ 2024-04-26 22:50 NoNounknow 阅读(1038) 评论(0) 推荐(0)
时序分析习题练习（一）：最大时钟频率
摘要：STA（静态时序分析） 详解：如何计算最大时钟频率，以及判断电路是否出现时钟违例（timing violation）?-CSDN博客 DFF1： 到达时间： Tclk1 = 1+1.1+1.1 Tdata1 = 1.5 Tco1 = 2 到达时间：3.2+1.5+2=6.7ns 需求时间：Tperi 阅读全文
posted @ 2024-04-15 17:15 NoNounknow 阅读(220) 评论(0) 推荐(0)
时序约束学习拓展（一）：偏移和Slack
摘要：已知：（来自单刀） Setup Slack = Data Required Time – Data Arrival Time， 即Setup Slack = （latch edge + Tclk2 - Tsu ） – （launch edge + Tclk1 + Tco +Tdata ） = （la 阅读全文
posted @ 2024-04-15 16:57 NoNounknow 阅读(124) 评论(0) 推荐(0)
时序分析：基础知识整理（三）主时钟约束
摘要：之后的都只有我个人能看，想看的请支持单刀大佬。 https://blog.csdn.net/wuzhikaidetb 主时钟约束 主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是我们用的最多的约束了，也是最重要的约束。 主时钟必须 阅读全文
posted @ 2024-03-22 22:21 NoNounknow 阅读(453) 评论(0) 推荐(0)
时序分析：基础知识整理（二）
摘要：搬运自： 孤独的单刀； 大佬后面的是付费项目，所以涉及付费项目的我不会公开， 本博客纯方便自己看做笔记。 launch edge 和 latch edge 延迟以及静态时序分析相关概念_latching edge-CSDN博客 输出延时时间Tco 由 clk 触发到输出数据有效之间最大延 迟时间，对 阅读全文
posted @ 2024-03-22 17:55 NoNounknow 阅读(734) 评论(0) 推荐(0)
时序分析：基础知识整理（一）
摘要：好的时序是设计出来的，不是约束出来的 。 搬运自： 孤独的单刀； 大佬后面的是付费项目，所以涉及付费项目的我不会公开， 本博客纯方便自己看做笔记。 时钟抖动 Clock Jitter 理想的时钟信号是完美的方波，但是实际的方波是存在一些时钟抖动的。 那么什么是时钟抖动呢？ 时钟抖动， Clock J 阅读全文
posted @ 2024-03-22 15:49 NoNounknow 阅读(503) 评论(0) 推荐(0)