随笔分类 -  常识

ZYNQ PSPL小批量数据交互:AXI LITE复习
摘要：1.PS向PL传递数据： 1-1：小批量数据：GP口 PS CPU将数据写进AXI BRAM中，通过拉高GPIO通知PL端读取； 参考：黑金教学。 1-2：大批量数据：HP口 PS CPU将数据写进Ps DDR3中，通过拉高GPIO通知PL端读取； 参考：满地都是。 2.PL向PS传递数据： 2-1 阅读全文
posted @ 2024-07-15 17:13 NoNounknow 阅读(128) 评论(0) 推荐(0)
常识：Verilog语法- $display等
摘要：$display命令的执行是安排在活动事件队列中，但排在非阻赋值赋值数据更新事件之前 $strobe命令的执行是排在非阻塞赋值数据更新事件之后。 $display适合用来显示阻塞语句的赋值 $strobe适合用来显示非阻塞语句的赋值 举例：initial begin $dumpfile("dump. 阅读全文
posted @ 2024-03-21 12:48 NoNounknow 阅读(823) 评论(0) 推荐(0)
常识：Verilog语法-$finish
摘要：当参数值为0时，特征信息为：不输出任何信息 当参数值为1时，特征信息为：输出当前仿真时刻和位置 当参数值为2时，特征信息为：输出当前仿真时刻、位置和在仿真过程中所用memory及CPU时间的统计。 阅读全文
posted @ 2024-03-20 22:56 NoNounknow 阅读(124) 评论(0) 推荐(0)
常识：Verilog语法-取模
摘要：在进行取模运算时，结果值的符号位采用模运算式里第一个操作数的符号位。 阅读全文
posted @ 2024-03-20 17:03 NoNounknow 阅读(210) 评论(0) 推荐(0)
常识：Verilog语法-generate-for
摘要：generate-for只针对于module、reg、net、assign、always、parameter、function、initial、task等语句或者模块，而for只针对于非例化的循环。 generate-for语句必须要注意三点: 1.使用genvar 定义变量，作为generate中 阅读全文
posted @ 2024-03-20 16:52 NoNounknow 阅读(294) 评论(0) 推荐(0)
常识：乘法器
摘要：搬运：【数字IC/FPGA】移位相加乘法器-CSDN博客 乘法器的种类繁多，常见的有并行乘法器、移位相加乘法器和查找表乘法器。 并行乘法器 并行乘法器的实现非常简单，在Verilog中只需要通过assign dout=a*b实现即可,若要进行有符号的乘法，只需在变量前加上$signed。 查找表乘法 阅读全文
posted @ 2024-03-20 16:44 NoNounknow 阅读(159) 评论(0) 推荐(0)