给晶体管上紧发条：外延应力如何提升芯片性能

一、核心结论

应变硅技术通过选择性外延生长引入晶格应力，提升载流子迁移率，不缩小晶体管尺寸即可提升芯片性能，是摩尔定律延续的关键技术。

二、应力来源：原子尺码不匹配

应力源于两种材料的原子尺寸差异，通过外延生长实现应力定向施加：

1、PMOS（空穴）

源漏区外延SiGe（锗硅），锗原子比硅大4.2%→SiGe晶格更大→SiGe受压应力，沟道硅获得单轴压应力。

2、NMOS（电子）

源漏区外延SiC（碳化硅），碳原子比硅小→外延层晶格更小→沟道硅获得张应力。

三、应力传递路径

1、源漏区与沟道区为连续单晶硅，外延层与硅衬底共格生长（原子一一对应）。

2、外延层的应变通过原子键弹性形变，从源漏侧壁传递至沟道。

3、应力强度：数百兆帕～吉帕（GPa）级别。

四、应力对晶体管电性的影响

1、载流子迁移率（核心提升）

（1）PMOS（压应力）：价带重/轻空穴带分裂→空穴集中在轻空穴带，散射减少→空穴迁移率提升50%以上。

（2）NMOS（张应力）：导带能谷分裂→电子占据低有效质量能谷，谷间散射降低→电子迁移率提升。

2、饱和电流（Idsat）

迁移率提升→Idsat同比增加（公式：Idsat ∝ 迁移率 × 栅电容 × (Vgs-Vth)²）。

3、阈值电压（Vth）

仅轻微偏移，可通过沟道掺杂微调补偿，无负面影响。

五、工程实现

1、材料参数

（1）PMOS：SiGe外延，锗浓度20%~40%。

（2）NMOS：Si:C外延，碳浓度1%~2%。

2、工艺兼容：配合退火激活锁定应力，兼容FinFET、GAA架构。

3、应用范围：90nm→3nm先进工艺的标准标配技术。

六、核心收益

1、PMOS：Idsat提升30%~50%。

2、NMOS：Idsat提升10%~20%。

3、几乎不增加漏电，无额外尺寸成本，被称为芯片性能的免费午餐。

七、总结

原子级晶格应力→重塑硅能带结构→载流子“提速”→同物理尺寸实现更高性能，与光刻微缩同等重要。