文章分类 -  Verilog HDL

Verilog常见面试题
摘要：独热码检测 阅读全文
posted @ 2024-03-12 20:23 NEWICER 阅读(21) 评论(0) 推荐(0)
有限状态机编码（二进制码（Binary）、格雷码（Gray）、独热码（One-Hot））
摘要：有限状态机编码对比 二进制码 格雷码 独热码 编码说明 压缩状态编码 一位有效编码 组合逻辑/触发器 使用最少的触发器，消耗较多的组合逻辑 独热码编码的最大优势在于状态比较时仅仅需要比较一个位，从而一定程度上简化了译码逻辑。虽然在需要表示同样的状态数时，独热编码占用较多的位，也就是消耗较多的触发器， 阅读全文
posted @ 2024-03-05 20:17 NEWICER 阅读(417) 评论(0) 推荐(0)
Moore型状态机和Mealy型状态机
摘要：Moore（摩尔） Mealy（米利） 命名来由 以Edward F. Moore的名字命名 以G. H. Mealy的名字命名 状态流程图 状态机 输出函数 y=g(X) y=g(X,u) Moore 状态机强制实施以下语义： 输出不依赖于输入。 输出不依赖于以前的输出。 输出不依赖于时序逻辑。 阅读全文
posted @ 2024-02-29 20:57 NEWICER 阅读(359) 评论(0) 推荐(0)
"=" 阻塞过程赋值（Blocking Procedural assignment）, "<="非阻塞过程赋值(Non-blocking Procedural assignment)
摘要：RHS：right hand side LHS：left hand side "=" 阻塞过程赋值（Blocking Procedural assignment） "<="非阻塞过程赋值(Non-blocking Procedural assignment) 执行步骤 计算和赋值一步完成 过程中的执 阅读全文
posted @ 2024-02-22 17:46 NEWICER 阅读(34) 评论(0) 推荐(0)
Verilog 模块（module）、端口（port）和例化（instantiation）
摘要：1、端口类型（Port Type） input output inout 说明 模块描述 只能wire wire or reg 只能wire 1. 模块的输入从模块内部看，就是外界输入的一根信号线，外界来什么模块就接收什么，因此模块描述时input端口只能为线网类型。进入模块之后，可以用reg类型变 阅读全文
posted @ 2024-02-21 14:58 NEWICER 阅读(470) 评论(0) 推荐(0)
Verilog运算问题
摘要：1、-4'd12/3等于多少？ 答案：32'd1431655761 分析：算式中的3没有指定位宽，会自动扩展成32bit，-4'd12也会自动变成32bit的无符号数。 查看代码 module tb1; initial begin $display (-4'd12/3); //1431655761 阅读全文
posted @ 2024-02-20 22:37 NEWICER 阅读(19) 评论(0) 推荐(0)
Verilog学习网站
摘要：1、Verilog在线编译网站 https://www.edaplayground.com/ https://www.jdoodle.com/execute-verilog-online/ https://semiconductorclub.com/online-verilog-compiler/ 阅读全文
posted @ 2024-02-20 16:27 NEWICER 阅读(188) 评论(0) 推荐(0)
《Verilog数字系统设计教程》读书笔记——第二部分中级篇
摘要：《Verilog数字系统设计教程》读书笔记——第二部分中级篇第二部分——中级篇 第一讲：Verilog HDL模型的不同抽象级别 第二讲：如何编写和验证简单的纯组合逻辑模块 2.1、加法器 单比特半加器（Half Adder） 半加器不考虑低位进位来的进位值，只有两个输入（A和B），两个输出（Carry和Sum）。由一个与门（Carry）和异或门（Sum）构 阅读全文
posted @ 2023-08-04 09:19 NEWICER 阅读(75) 评论(0) 推荐(0)
以太网CRC32
摘要：以太网CRC321、CRC32_D8.v //////////////////////////////////////////////////////////////////////////////// // Copyright (C) 1999-2008 Easics NV. // This source fil 阅读全文
posted @ 2023-07-29 10:31 NEWICER 阅读(86) 评论(0) 推荐(0)
《Verilog数字系统设计教程》读书笔记——第一部分初级篇
摘要：《Verilog数字系统设计教程》读书笔记——第一部分初级篇​ 第一部分——初级篇 第一讲 Verilog的基础知识 前仿（Pre-sim）和后仿（Post-sim） 前仿（RTL级）：没有真实延时，只能验证逻辑功能 后仿（Gate级）：包含真实延时，验证延时带来的问题 不带SDF的netlist仿真，SDF由Prime Time自动生成 带SDF的netl 阅读全文
posted @ 2023-07-29 09:47 NEWICER 阅读(283) 评论(0) 推荐(0)