MINAIot  

2019年9月8日

Ubuntu16.04基础二
摘要： Linux 基础二 一. linux 基本操作命令 cd ： 用于工作目录的切换 cd 路径 路径：可以是绝对路径或相对路径 若路径为空，则跳转值家目录下 ~ —> /home/用户名/ 思考： 如何回到家目录？？？ a. cd b. cd ~ c. cd /home/用户名 d. loong@le 阅读全文
posted @ 2019-09-08 16:50 MINAIot 阅读(81) 评论(0) 推荐(0)
 
Ubuntu16.04基础一
摘要： 硬盘分区 （1）主分区 在硬盘上可被设置为激活状态 硬盘文件系统的不同，主分区的数量也不同 Linux 下：一般最多有 4 个主分区 启动操作系统 分隔多个操作系统，以便可以启动不同的系统 （2）扩展分区 在物理硬盘上被自由创建的可以被格式化和单独使用的 分区 可以创建多个 提高磁盘的利用 （3）文 阅读全文
posted @ 2019-09-08 16:47 MINAIot 阅读(111) 评论(0) 推荐(0)

2019年9月5日

Ubuntu中的vim相关基础命令
摘要： vim 的使用 （1）安装 sudo apt install vim //apt 仅限于 16.04 以后版本的 Ubuntu 使用 sudo apt-get install vim （2）简单介绍 vim 是 vi 的升级版 visual interface(虚拟界面) 文本编辑器，可以执行输出， 阅读全文
posted @ 2019-09-05 22:03 MINAIot 阅读(299) 评论(0) 推荐(0)

2019年8月21日

Linux 常用命令行（Ubuntu16.04版的命令）
摘要： 命令行关机：shutdown sudo shutdown -h now //立即关机 sudo shutdown -r now //立即重启 或 reboot sudo shutdown -h 22:40 //今天 22：40 关机 sudo shutdown -c //取消定时关机或定时重启 查看 阅读全文
posted @ 2019-08-21 00:52 MINAIot 阅读(270) 评论(0) 推荐(0)

2019年8月17日

Ubuntu16.06基础三
摘要： Linux 基础三 touch 创建空白文件 touch file{01…10}.txt //创建一批类似名称的文件 cp fileName1 fileName2 -i:交互式操作 -r:复制目录 cp -i fileName1 fileName2 mv fileName1 fileName2 -i 阅读全文
posted @ 2019-08-17 15:31 MINAIot 阅读(157) 评论(0) 推荐(0)
 
Ubuntu16.04版本的相关问题
摘要： Ubuntu16.04版本的相关问题 Ubuntu16.04 Ubuntu16.04版本比较问题，操作系统教学选的就是这个 问题描述一下：准备将Windows系统中的文件传给Linux系统，用winscp连接Ubuntu，结果连接被拒绝。 原因：Ubuntu的ssh服务需要自己安装和启动，在没启动之 阅读全文
posted @ 2019-08-17 14:45 MINAIot 阅读(103) 评论(0) 推荐(0)

2019年6月2日

Verilog实现八选一功能
摘要： Verilog实现八选一附带源码 其实八选一就是基于四选一上的，只要大家增加变量，定义好变量类型并注意码代码时的规范就行了 具体的可以看一下源码，以及测试程序： 此为源码 module mux8_to_1 (out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0); output 阅读全文
posted @ 2019-06-02 17:34 MINAIot 阅读(724) 评论(0) 推荐(0)

2019年5月30日

基于stc51单片机的指纹解锁模块
摘要： 51单片机指纹解锁 main.c 文件 带注释 #include<reg52.h> #include<intrins.h> #include"buzz.h" #include"key.h" #include"uart.h" #include"delay.h" #include"FPM10A.h" # 阅读全文
posted @ 2019-05-30 23:22 MINAIot 阅读(694) 评论(0) 推荐(0)

2019年5月5日

Markdown语法编辑器原文
摘要： 标题 module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always@(posedge clk_in) begin if(!reset) clk_out=0; else cl 阅读全文
posted @ 2019-05-05 13:42 MINAIot 阅读(176) 评论(0) 推荐(0)
 
Verilog1/2分频测试模块
摘要： timescale 1ns/100psdefine clk_cycle 50 module top; reg clk,reset; wire clk_out; always#`clk_cycle clk=~clk; initial begin clk=0; reset=1; #10 reset=0; 阅读全文
posted @ 2019-05-05 11:29 MINAIot 阅读(228) 评论(0) 推荐(0)
 
博客园  ©  2004-2025
浙公网安备 33010602011771号 浙ICP备2021040463号-3