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systemverilog macros 宏使用
摘要：SystemVerilog 宏使用指南（中文版） 介绍 什么是宏？ 宏是使用 `define 编译器指令创建的代码片段。它们基本上有 3 个部分 - 名称、一些文本和可选参数。 `define macroname(ARGS) macrotext 在编译时，代码中出现的 macroname 都会被替换 阅读全文
posted @ 2025-09-23 15:37 LeslieQ 阅读(662) 评论(0) 推荐(0)
绿皮书
摘要：目录1.将测试平台和设计分开1.1 测试平台和DUT之间的通信2.接口 interface2.1 使用接口来简化连接2.2 连接接口和端口2.3 使用modport将接口中的信号分组3.激励时序3.1 使用时钟块cb控制同步信号的时序3.2 verilog的时序问题3.3 程序块（Program B 阅读全文
posted @ 2024-10-08 22:45 LeslieQ 阅读(296) 评论(0) 推荐(0)
sv断言(未完待续)
摘要：什么是断言？ 断言：断言是一种声明，即某个属性必须为真。 设计规范：请求req信号被断言后，确认ack信号必须在1到3个时钟后到达。 断言用于： 文档设计意图（例如：每个请求信号req都有一个确认信号ack） 在仿真时间内验证设计是否符合规范 验证设计假设（例如：状态值为独热码） 定位发生故障的位置 阅读全文
posted @ 2024-02-26 18:57 LeslieQ 阅读(306) 评论(0) 推荐(0)
sv精通1
摘要： 阅读全文
posted @ 2024-01-25 21:58 LeslieQ 阅读(31) 评论(0) 推荐(0)
sv 断言
摘要：SV -- Assertions 断言【转载】 声明：该文章转载自love小酒窝（见如下链接（https://www.cnblogs.com/lyc-seu/p/12718412.html）），此处仅供查阅方便 SV -- Assertions 断言 目录 目录SV -- Assertions 断言 阅读全文
posted @ 2024-01-22 10:18 LeslieQ 阅读(683) 评论(0) 推荐(0)
sv语法 大纲
摘要：SV语法 数据类型 内建 数据类型 逻辑类型 二值类型(0，1) bit，byte，int，shortint，longint 四值类型（0，1，X，Z） logic，reg，integer，net-type（如：wire） 符号类型 无符号 bit，logic，reg，net-type 有符号 by 阅读全文
posted @ 2024-01-12 21:18 LeslieQ 阅读(679) 评论(0) 推荐(0)