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Vim 从入门到精通 声明：该文章转载自github - wsdjeg的项目（见如下链接），此处仅供查阅方便：https://github.com/wsdjeg/vim-galore-zh_cn#vim-%E4%BB%8E%E5%85%A5%E9%97%A8%E5%88%B0%E7%B2%BE%E9 阅读全文
posted @ 2024-01-16 16:32
LeslieQ
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转自：https://blog.csdn.net/weixin_48157494/article/details/151726600 阅读全文
posted @ 2025-09-24 17:15
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SystemVerilog 宏使用指南（中文版） 介绍 什么是宏？ 宏是使用 `define 编译器指令创建的代码片段。它们基本上有 3 个部分 - 名称、一些文本和可选参数。 `define macroname(ARGS) macrotext 在编译时，代码中出现的 macroname 都会被替换 阅读全文
posted @ 2025-09-23 15:37
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测试点分解 测试点分解：验证与确认过程的关键环节 0. 引言：验证 (Verification) vs. 确认 (Validation) 在深入测试点分解之前，理解验证（Verification）和确认（Validation）的区别至关重要： 验证 (Verification)：关注于“我们是否正确 阅读全文
posted @ 2025-04-15 15:04
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UVM Phase机制详解 1. 概述 UVM Phase机制是验证环境执行流程的核心控制机制，通过预定义的执行阶段确保验证组件的有序初始化和运行。 2. 主要Phase及其作用 2.1 构建阶段 (Build Phases) graph TD A[build_phase] --> B[connec 阅读全文
posted @ 2025-03-05 15:32
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如何在UVM中处理复位 1. 简介 在电子设计中，通过专用信号"复位"将设计置入已知状态是基本要求。复位信号的工作流程： 上电后断言(Assert)复位信号 保持指定时钟周期数（通常） 取消断言(De-assert)使设计退出复位状态 DUT进入规范定义的已知状态 2. 使用UVC生成模块验证的复位 阅读全文
posted @ 2025-03-03 21:43
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如何正确结束UVM测试 1. UVM测试结束机制概述 传统定向测试平台通过调用$finish系统任务结束测试，而UVM采用基于异议机制(Objection Mechanism)的协同式结束策略。主要方法包括： 异议机制（Raise/Drop Objection） phase_ready_to_end 阅读全文
posted @ 2025-03-03 21:43
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UVM中断处理机制 1. 中断处理概述 在SoC系统中，中断作为IP模块的边带信号，通常通过中断控制器传递至CPU。主要应用场景包括： graph TD A[中断源] --> B[中断控制器] B --> C[CPU响应] C --> D[执行ISR] 2. UVM实现方案 2.1 核心机制 使用g 阅读全文
posted @ 2025-03-03 21:43
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UVM接口信号同步机制 1. 同步场景与应用 在UVM验证环境中，以下典型场景需要直接处理接口信号： graph TD A[序列内事务间隔控制] -->|基于时钟周期| B(总线时序管理) C[错误状态过滤] -->|错误信号监控| D(覆盖率采样控制) E[中断响应机制] -->|中断信号触发| 阅读全文
posted @ 2025-03-03 21:42
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UVM调试功能全解析 1. 调试功能概览 graph TD A[配置调试] --> A1[命令行跟踪] A --> A2[组件配置打印] A --> A3[资源库转储] B[工厂调试] --> B1[类型注册追踪] C[阶段调试] --> C1[相位跟踪] D[异议调试] --> D1[对象跟踪] 阅读全文
posted @ 2025-03-03 21:42
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前言 对于刚接触验证方法或正在采用 uvm 的工程师，本文重点介绍 uvm 配置机制 "uvm_config_db"，它有助于在分层测试台组件之间传递不同的类属性。通过使用示例，本文解释了 uvm_config_db 的用法、技术和局限性。 介绍 为满足当今验证架构的需求，有必要对组件进行分层设置， 阅读全文
posted @ 2024-08-22 17:49
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