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摘要： 1 package Reflect; 2 3 import java.lang.reflect.Method; 4 import java.lang.reflect.Modifier; 5 6 public class ReflectTest09 { 7 public static void mai 阅读全文

摘要： 1 package Reflect; 2 3 import java.lang.reflect.Method; 4 import java.lang.reflect.Modifier; 5 6 /* 7 * 反射Method 8 */ 9 public class ReflectTest08 { 1 阅读全文

摘要： 可变长度参数 语法：类型... 例如：int...args String...args （1)可变长度参数要求的个数是：0-N个 (2)可变长度参数在参数列表中必须在最后一个位置上，且可变长度参数只能有一个：m2(int a,String...args) (3)可变长度参数可以当作一个数组来看待 a 阅读全文

摘要： 1.通过反射机制，反编译一个类的属性Field 1 package Reflect; 2 import java.lang.reflect.Field; 3 import java.lang.reflect.Modifier; 4 5 //通过反射机制，反编译一个类的属性Field 6 public 阅读全文

摘要： 1.结构说明语句 (1）initial (2) always (3) task 1 `timescale 1ns / 1ps 2 module TaskTest(); 3 reg clock=0,red,green,yellow; 4 parameter on=1,off=0,red_tics=35 阅读全文

摘要： 1.memory型 reg[7:0] mema[255:0]; //定义一个名为mema的存储器，该存储器有256个8位的存储器，该存储器的地址范围是：0~255. 注：一个由n个1位寄存器构成的存储器组和一个n位寄存器是不同的： reg[n-1;0] rega; //一个n位的寄存器 reg me 阅读全文

摘要： 1.脉冲边沿检测原理 2.脉冲边沿检测的适用场景 （1）CPU的外扩异步存储接口（EMIF）的控制信号检测 1 `timescale 1ns / 1ps 2 module MaiChongTest( 3 input i_clk, 4 input i_rst_n, 5 input i_pulse, 6 阅读全文

摘要： 1 同步复位与异步复位 注： 2.测试 1 `timescale 1ns / 1ps 2 module FuWei( 3 input i_clk, 4 input i_rst_n, 5 input[3:0] i_data, 6 output reg[3:0] o_sync_data, 7 outpu 阅读全文

摘要： 1.Verilog中的并行设计 实例1： 1 //Design 2 `timescale 1ns / 1ps 3 module Design( 4 input i_clk, 5 input i_rst_n, 6 output[3:0] o_cnt1,o_cnt2 7 ); 8 reg[3:0] r_ 阅读全文

摘要： 1.组合逻辑与时序逻辑 1.1 组合逻辑的实现 1.2 时序逻辑的实现 阅读全文