2020年11月16日
Verilog语法（二）
摘要： 1.结构说明语句 (1）initial (2) always (3) task 1 `timescale 1ns / 1ps 2 module TaskTest(); 3 reg clock=0,red,green,yellow; 4 parameter on=1,off=0,red_tics=35 阅读全文
posted @ 2020-11-16 10:54 L1998 阅读(189) 评论(0) 推荐(0)