摘要：
1.Verilog中的并行设计 实例1： 1 //Design 2 `timescale 1ns / 1ps 3 module Design( 4 input i_clk, 5 input i_rst_n, 6 output[3:0] o_cnt1,o_cnt2 7 ); 8 reg[3:0] r_ 阅读全文
posted @ 2020-11-14 20:58
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1.组合逻辑与时序逻辑 1.1 组合逻辑的实现 1.2 时序逻辑的实现 阅读全文
posted @ 2020-11-14 13:13
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