摘要：http://bbs.ednchina.com/BLOG_ARTICLE_3007977.HTMhttp://quartushelp.altera.com/11.1/mergedProjects/msgs/msgs/esgn_tri_state_partition.htm增量编译主要有两个工具：Design Partition和LogiclockDesign Partition只是将设计进行“逻辑分区”，直白点说就是将我们的设计分成N个小的模块，每个模块有着单独的逻辑和功能，它告诉编译器，这部分逻辑是一个分区A，那部分逻辑是另一个分区B，在进行这样的分区之后，编译器在整个工程的综合、布局布线上 阅读全文

摘要：http://www.cnblogs.com/chenwu128/archive/2011/11/24/2262458.html首先要配置采样时钟和存储深度，存储深度直接影响可以查看波形的多少。Storage qualifier(存储限定)continuous:所有选取信号被采样存储。Input port:选择任何信号为存储使能信号，当信号为高时存储。Transitional:采样信号只有在被选择信号发生变化时存储。Conditional;采样信号只有在被选择信号定义的逻辑为真时才存储。Start/Stop:和conditional类似满足开始条件就存储，满足停止条件就停止。State-bas 阅读全文

摘要：阻塞语句，顾名思义，即本条语句具有影响下一条语句的作用，在同一个进程always中，一条阻塞赋值语句的执行是立刻影响着下条语句的执行情况和结果。如果该条语句没有执行完，那么下条语句不可能进入执行状态的，因此，从字面层上理解，该条语句阻塞了下面语句的执行。阻塞语句最能体现verilog HDL和C语言之间的血缘关系，比如，在时钟沿触发的always进程里，若先执行b=c，再执行a=b，那么本质上，在一个时钟沿触发里面，a=c成立，即是说，不要b变量，直接在进程里赋值a=c，结果是一样的。这和c语言中b=c,a=b性质相同。 非阻塞语句，非阻塞语句应该来说，更能体现硬件电路的特点。这正... 阅读全文

摘要：（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。 （2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initia 阅读全文

摘要：原文：http://blog.sina.com.cn/s/blog_4739958a0100irp7.html首先，还是那句话，电脑上写好程序.pof文件直接通过JTAG写到FPGA SRAM里，掉电丢失。只有把.pof写到串行配置器件上，板子上电后串行配置器件EPCS4将程序自动写到FPGA中才不会丢失。所以开发板 要有下载调试（掉电丢失）以及下载程序到EPCS4中2个电路。JTAG模式——下载调试（掉电丢失）直接 电脑——>FPGA实现电路：JTAG模式ASP模式——下载程序到EPCS4，然后自动EPCS4到FPGA直接电脑——>EPCS4，板子上电后 EPCS4——>F 阅读全文

摘要：这篇文章不需要在modelsim中建库、映射、建工程等一些繁琐的步骤，直接使用modelsim中的默认work库。使用quartus+modelsim联合仿真。首先推荐一篇文章http://www.cnblogs.com/emouse/archive/2012/07/08/2581223.html首先，根据上一篇文章，建立一个testbench模板；第一次用modelsim+quartus的时候需要在quartus中设置modelsim的路径，quartus->tools->general->EDA tool options ，在右边选择modelsim的安装路径，如下图：然 阅读全文