verilog阻塞和非阻塞
阻塞语句，顾名思义，即本条语句具有影响下一条语句的作用，在同一个进程always中，一条阻塞赋值语句的执行是立刻影响着下条语句的执行情况和结果。如果该条语句没有执行完，那么下条语句不可能进入执行状态的，因此，从字面层上理解，该条语句阻塞了下面语句的执行。阻塞语句最能体现verilog HDL和C语言之间的血缘关系，比如，在时钟沿触发的always进程里，若先执行b=c，再执行a=b，那么本质上，在一个时钟沿触发里面，a=c成立，即是说，不要b变量，直接在进程里赋值a=c，结果是一样的。这和c语言中b=c,a=b性质相同。
非阻塞语句，非阻塞语句应该来说，更能体现硬件电路的特点。这正是非阻塞语句广泛应用于时序逻辑电路的原因。接上面的例子，如果在一个时钟沿触发的always进程里面，b<=c,a<=b那么就不可能直接在进程里面赋值a=c.因为c的值要经过两个时钟延迟才传到a里面，即c若从0变为1，那么要经过两个clk上升沿才传到a，a的值才从0变为1。两次赋值正是体现了两个时钟延迟的特点。这种特点即是非阻塞语句非阻塞的的原因导致的，就是说，a<=b,不会因为b<=c没有执行完毕而不执行，只要时钟触发进程，那么a<=b,b<=c同时执行。所以，如果c为1，b为0，a为1的话，那么在在非阻塞语句的进程里面，一个时钟沿到来，由于他们之间是同时执行的，所以把c的1赋给了b，把b的0赋给了a，但是在阻塞语句里面，c的1先给了b，然后b把新赋值的1又给了a，那么a在一个时钟之后即变成了1。（在一次触发进程里，无论是阻塞和非阻塞语句，每条语句只能执行一次）
所以从上面的介绍里面，可以看出，阻塞语句是顺序执行的，而非阻塞语句是同时执行的，那么，如何在设计里面运用好阻塞语句和非阻塞语句呢，总体上来讲，遵循大体原则：阻塞语句运用在组合逻辑电路设计里面，非阻塞语句运用在时序逻辑电路设计里面。
下面三个实例验证一下：
1：
1 2 3 module DE2_115( 4 5 input clk,rst, 6 7 input strobe_a, 8 9 input xflag, 10 11 input mask, 12 13 output reg rightshift, 14 15 output reg selectfirst, 16 17 output reg checkstop 18 19 ); 20 21 always@(posedge clk) 22 23 begin 24 25 rightshift = rst & strobe_a; 26 27 selectfirst = rightshift| xflag; 28 29 checkstop = selectfirst ^ mask; 30 31 end 32 33 endmodule 34 35
综合之后电路为：
2：
1 module DE2_115( 2 input clk,rst, 3 input strobe_a, 4 input xflag, 5 input mask, 6 output reg rightshift, 7 output reg selectfirst, 8 output reg checkstop 9 ); 10 11 12 always@(posedge clk) 13 begin 14 rightshift <= rst & strobe_a; 15 selectfirst <= rightshift| xflag; 16 checkstop <= selectfirst ^ mask; 17 end 18 endmodule
综合电路为：
3：
1 module DE2_115( 2 input clk,rst, 3 input strobe_a, 4 input xflag, 5 input mask, 6 output reg rightshift, 7 output reg selectfirst, 8 output reg checkstop 9 ); 10 11 12 always@(posedge clk) 13 begin 14 rightshift = rst & strobe_a; 15 selectfirst <= rightshift| xflag; 16 checkstop <= selectfirst ^ mask; 17 end 18 endmodule
综合电路为：
这样语句对应正在的电路，相信大家会更清楚的理解阻塞和非阻塞的区别。
参考文献是：
Verilog HDL synthesis A Practical Primer J.Bhasker
