随笔分类 -  VerilogHDL

sim_simple
摘要：1 `timescale 1ns / 1ps 2 ////////////////////////////////////////////////////////////////////////////////// 3 //sim_sample.v 4 ////////////////////////////////////////////////////////////////////... 阅读全文
posted @ 2017-03-22 09:19 souwang 阅读(237) 评论(0) 推荐(0)