TCJJ

摘要： 摘要：SV的操作符是verilog和c语言的集合； 1. Assignment operators（赋值操作符） = += -= *= /= %= &= |= ^= <<= >>= <<<= >>>= 赋值操作符在语义上等同于阻塞赋值，任何操作符左边的表达式只计算一次； 例子： 1 module a 阅读全文

摘要： 1. Array 数组是所有相同类型变量的集合，并用名称加索引进行访问； 在数组名之前声明的为数组宽度，数组名之后的为数组维度； 1.1 Packed and unpacked array 在SV里packed array指只有在数组名之前做了声明，带有数组宽度的数组， unpacked array 阅读全文

摘要： 摘要：System Verilog 增加了新的数据类型，也对已有的数据类型进行了优化，以提高模拟器运行时的内存使用率； shortint and longint data types; shortreal (real was already defined in verilog) data type 阅读全文

摘要： 摘要：本章节主要介绍System verilog 中的 literal value time value array value structure value improvement to string literals 1. integer and logic literals 可用如下方法进行 阅读全文

摘要： 1. verilog 的一般设计流程： 1. specification(specs) 2. high level design 3. low level (micro) design 4. RTL coding 5. verification 2. 以一个arbiter为例 Specs Two a 阅读全文

摘要： 相比于verilog和VHDL，SV扩展的内容 1. 增加了一些类似于C语言的数据类型： int,typedef,struct,union,enum 2. 增加了一些动态数据类型： struct,classes,dynamic queues,dynamic arrys 3. 加强了对flow的控制： 阅读全文