SV_2_verilog基础

1. verilog 的一般设计流程：

1. specification(specs)

2. high level design

3. low level (micro) design

4. RTL coding

5. verification

2. 以一个arbiter为例

Specs

• Two agent arbiter;
• Active hogh asynchronous reset;
• Fixed priority,with agent 0 have priority over agent 1;
• Grant will be asserted as long as request is asserted.

Block diagram of aribiter

 

 从模块图中我们可以清楚的看出端口的数量以及数据的流向，甚至对于一些简单的设计我们也能根据模块图画出真值表，卡诺图进一步简化电路设计，但是对于一些大型的设计就会变得复杂，需要更有利的工具来帮助设计。

Design

 

 对于一个简单的仲裁器来说，可以画出如上的状态图。圆圈代表着状态，箭头代表着数据的流向。状态机可以明确的之处设计的所有逻辑。

RTL Coding(partly)

module arbiter (
// Two slashes make a comment line.
clock      , // clock
reset      , // Active high, syn reset
req_0      , // Request 0
req_1      , // Request 1
gnt_0      , // Grant 0
gnt_1        // Grant 1
);
//-------------Input Ports-----------------------------
// Note : all commands are semicolon-delimited
input           clock               ;
input           reset               ;
input           req_0               ;
input           req_1               ;
//-------------Output Ports----------------------------
output        gnt_0                 ;
output        gnt_1                 ;

//arbiter block
always @ (posedge clock)
    if (reset) begin
        gnt_0 <= 0;
        gnt_1 <= 0;
    end else if (req_0)  begin
        gnt_1 <= 0;
        gnt_0 <= 1;
    end  else if (gnt_1) begin
        gnt_0 <= 0;
        gnt_1 <= 1;
    end

   else begin
        gnt_0 <= gnt_0;
        gnt_1 <= gnt_1;
    end

 

endmodule

3. 数据类型:

• wire : 只能用于输出；

• reg： 储存数据，可用于输入与输出；

• ...

4. 操作符

Operator Type	Operator Symbol	Operation Performed
Arithematic	*	Multiply
	/	Division
	+	Add
	-	Subtract
	%	Modulus
	+	Unary plus
	-	Unary minus
Logical	!	Logical negation
	&&	Logical and
	||	Logical or
Relational	>	Greater than
	<	Less than
	>=	Greater than or equal
	<=	Less than or equal
Equality	==	Equality
	!=	inequality
Reduction	~	Bitwise negation
	~&	nand
	|	or
	~|	nor
	^	xor
	^~	xnor
	~^	xnor
Shift	>>	Right shift
	<<	Left shift
Concatenation	{}	Concatenation
Conditional	?	conditional

 

5. 控制语句（control statement）

if - else

// begin and end act like curly braces in C/C++.
if (enable == 1'b1) begin
    data = 10; // Decimal assigned
    address = 16'hDEAD; // Hexadecimal
    wr_enable = 1'b1; // Binary  
end else begin
    data = 32'b0;
    wr_enable = 1'b0;
    address = address + 1;  
end

 没有else语句也可以，但容易导致锁存，电路综合时出现latch

case

case(address)
    0 : $display ("It is 11:40PM");
    1 : $display ("I am feeling sleepy");
    2 : $display  ("Let me skip this tutorial");
    default : $display  ("Need to complete");
endcase

 

如同if - else 一样，如果case语句不能覆盖所有情况且没有default语句，电路综合时也可能出现不想要的锁存，latch。

while

while (free_time) begin
    $display ("Continue with webpage development");
end

 Verilog中用的最多的一种结构：

module counter (clk,rst,enable,count);
input clk, rst, enable;
output [3:0] count;
reg [3:0] count;
                      
always @ (posedge clk or posedge rst)
    if (rst) begin
      count <= 0;
    end else begin : COUNT
      while (enable) begin
        count <= count + 1;
        disable COUNT;
      end
    end

endmodule

For loop

     for (i = 0; i < 16; i = i +1) begin
            $display ("Current value of i is %d", i);
      end

 

在verilog中不可使用++，--的操作符，只可使用i = i + 1。

Repeat

不同于for循环制定一个变量，使其自动递增想要的结果，repeat是显示指定一个循环数，以达到想要的结果。

repeat (16) begin
  $display ("Current value of i is %d", i);
  i = i + 1;
end

 

6. 变量赋值（Variable Assignment）

• 组合逻辑元素只能用assign 和 always 逻辑块赋值；

• 时序逻辑元素只能用always 逻辑块赋值；

• initial逻辑块只能同于testbench。

initial

initial begin
            clk = 0;
            reset = 0;
            req_0 = 0;
            req_1 = 0;
end

Initial 块只在仿真开始执行一次。

always

always块与initial块不同的是，always在敏感列表满足时总是执行，块内不能驱动wire类型，只能驱动reg和integer类型。

always  @ (a or b or sel)//电平敏感
begin
  y = 0;
  if (sel == 0) begin
    y = a;
  end else begin
    y = b;
  end
end

　　电平敏感常被综合为组合逻辑电路，赋值方式为阻塞赋值“=”。

always  @ (posedge clk )//边沿敏感
if (reset == 0) begin
  y <= 0;
end else if (sel == 0) begin
  y <= a;
end else begin
  y <= b;
end

　　边沿敏感常被综合为时序逻辑电路，赋值方式为非阻塞赋值“<=”。

//无敏感列表，下面的例子用于生成时钟，（#5表示延时5个时间单位）
always  begin
  #5 clk = ~clk;
end

 

Assign statement

只对组合逻辑建模，并且会连续执行，所以assign语句又称为“连续赋值语句”。

assign out = (enable) ? data : 1'bz;

assign out = data;

7. 任务和函数（Task and  Function）

 函数和任务用来定义一一些需要反复运行的动作。

语法相同；不同点在于：

• 　　task：可以有延迟；可用于时序电路和组合电路；
• 　　function：不可以有延迟，只能用于组合电路。

7. Test Benches

 tesebench是用来测试所设计的模块是否符合前期规范的要求。

一个典型的用来测试仲裁器的testbench

module arbiter (
clock, 
reset, 
req_0,
req_1, 
gnt_0,
gnt_1
);

input clock, reset, req_0, req_1;
output gnt_0, gnt_1;

reg gnt_0, gnt_1;

always @ (posedge clock or posedge reset)
if (reset) begin
 gnt_0 <= 0;
 gnt_1 <= 0;
end else if (req_0) begin
  gnt_0 <= 1;
  gnt_1 <= 0;
end else if (req_1) begin
  gnt_0 <= 0;
  gnt_1 <= 1;
end

endmodule
// Testbench Code Goes here
module arbiter_tb;

reg clock, reset, req0,req1;
wire gnt0,gnt1;

initial begin
  $monitor ("req0=%b,req1=%b,gnt0=%b,gnt1=%b", req0,req1,gnt0,gnt1);
  clock = 0;
  reset = 0;
  req0 = 0;
  req1 = 0;
  #5 reset = 1;
  #15 reset = 0;
  #10 req0 = 1;
  #10 req0 = 0;
  #10 req1 = 1;
  #10 req1 = 0;
  #10 {req0,req1} = 2'b11;
  #10 {req0,req1} = 2'b00;
  #10 $finish;
end

always begin
 #5 clock = !clock;
end

arbiter U0 (
.clock (clock),
.reset (reset),
.req_0 (req0),
.req_1 (req1),
.gnt_0 (gnt0),
.gnt_1 (gnt1)
);

endmodule

 

//simulation result
 req0=0,req1=0,gnt0=x,gnt1=x
 req0=0,req1=0,gnt0=0,gnt1=0
 req0=1,req1=0,gnt0=0,gnt1=0
 req0=1,req1=0,gnt0=1,gnt1=0
 req0=0,req1=0,gnt0=1,gnt1=0
 req0=0,req1=1,gnt0=1,gnt1=0
 req0=0,req1=1,gnt0=0,gnt1=1
 req0=0,req1=0,gnt0=0,gnt1=1
 req0=1,req1=1,gnt0=0,gnt1=1
 req0=1,req1=1,gnt0=1,gnt1=0
 req0=0,req1=0,gnt0=1,gnt1=0

 

注意：输出为wire或reg，输入为reg