VHDL数字电路设计——第七章信号和变量

VHDL处理数据分类：

 

 

 四位移位寄存器实验

1.仅以时钟作为触发信号，未考虑复位信号，并使用signal作为中间变量。

 1 entity shift is
 2     port(
 3         a,clk:in std_logic;
 4         b:out std_logic
 5     );
 6 end shift;
 7 
 8 architecture Behavioral of shift is
 9     signal temp1,temp2,temp3:std_logic;
10 begin
11     process
12     begin
13         if rising_edge(clk) then
14             temp1<=a;
15             temp2<=temp1;
16             temp3<=temp2;
17             b<=temp3;
18         end if;
19     
20     end process;
21 
22 
23 end Behavioral;

综合得到的RTL网表图如下所示，可以看出该种方式下使用了4个触发器，无寄存器。该方式是我们想要的结果。

 

 2.仅以时钟作为触发信号，未考虑复位信号，并使用作为中间变量。

 

 

 该种方式仅使用了一个触发器，并非我们想要的结果。

 

posted @ 2020-08-07 16:50  Gaina_he  阅读(383)  评论(0)    收藏  举报