【USB接口电路设计】USB2.0 接口 TVS/ESD 选型 & 信号线串联电阻

简短不看版：集成ESD方案

USB2.0的最高速度可达480Mbps、USB属于即插即用、随拔即关。热插拔动作却也是经常造成电子系统工作异常、因为瞬时噪声如静电放电（ESD）就是来至这个热插拔动作。所以需要对USB的接口进行一些列的保护。

USB的静电保护电路如下：

通过实际的测试接触放电最高可以达±,5KV，空气放电±9KV，测试用的配置为（150pF, 330Ω静电网络）.

USB接口的电路各器件的作用如下：

1：FB1磁珠用于滤除5V电源上的高频干扰。通常可以选择村田(Murata)的BLM18PG121SN1D(600Ω@100MHz磁珠)，替代传统0Ω电阻，阻断共模电流路径。

2：D4为ESD保护器件型号为SR05，满足IEC61000-4-2 测试标准，空气放电±30KV，接触放电±30KV。寄生电容低于1pf。目前用的比较多的品牌有台舟电子、雷茂电子。

3: L1共模电感用于滤除线上的共模干扰。通常使用90Ω@100MHz的电感。常用品牌有顺络、TDK等。

USB2.0使用10μH共模电感（如TDK NFE61PT472C1H9L），USB3.0及以上需升级为20μH，扼制差模干扰。

4:R70、R71匹配电阻，一般是做匹配防止信号反射。33欧是个经验值而不是最佳值，具体串阻的选择应满足驱动器输出阻抗＋串阻＝传输阻抗，一般驱动器输出阻抗是十几欧，PCB的50欧，所以串阻约取33欧。

5：R75、C54为阻容网络，USB的外壳在本次中是先与设备的壳体直连，然后才通过RC网络与板内部相连。

另外，图中没画出的，连接器附近并联100nF（0402封装）陶瓷电容+10μF钽电容，ESR≤0.1Ω，抑制高频噪声。

分立ESD元件方案：

分立ESD元件方案选用超低电容TVS（如SMAJ5.0A，电容≤3pF），寄生参数比传统ESD二极管降低80%。

检查含USB2.0的PCB时，请改正以下错误：

一、USB2.0 接口简介

USB 2.0接口采用四线制结构，包括VBUS(5V电源)、D+(差分数据正)、D-(差分数据负)和GND(地线)。其中，D+和D-构成差分信号对，是数据传输的核心通道。

USB 2.0接口的物理特性要求差分走线的特征阻抗控制在90Ω±15%范围内。这一参数直接决定了信号的质量和传输距离，是USB接口设计的首要考量因素。

USB 2.0支持三种速度模式：

- 高速模式(High-Speed, HS)：480Mbps

- 全速模式(Full-Speed, FS)：12Mbps

- 低速模式(Low-Speed, LS)：1.5Mbps

在高速模式下，D+和D-之间的电压差(差分电压)范围为360mV~440mV；而在全速模式下，单端信号电压范围为2.8V~3.6V。这种差分传输方式具有优异的抗共模噪声能力，能确保在复杂电磁环境中的数据传输可靠性。

二、设计要点分模块讲解

一）、电源（VBUS）

简短不看版本：为了电源安全，需要串联保险丝；为了电源稳定，需要串联磁珠，并联去耦电容。

为什么这样设计？
USB电缆可能长达5米，导线电感会导致电压跌落；10μF电容提供瞬态储能，0.1μF电容旁路高频噪声。磁珠将高频噪声转化为热量，而保险丝在短路时自动切断电路。

二）、ESD静电保护（TVS管）

ESD选型参数要求：

布局：ESD器件必须紧靠USB连接器放置，优先于其他器件，以最小化引线电感。

USB 2.0 的信号速率较高（Full-Speed :12Mbps，High-Speed :480Mbps），信号上升沿很陡。如果TVS管的结电容太大，会带来很多问题：

2.1信号上升/下降沿变缓，导致眼图闭合

原理：TVS管并联在信号线（D+/D-）与地之间，等效于一个 RC低通滤波器。电容越大，对高频分量的衰减越严重。

影响：USB信号的眼图张开度变小，上升沿和下降沿变缓，导致接收端的眼图模板裕量不足，容易引起误码甚至枚举失败。

2.2影响特征阻抗，引入反射

原理：USB差分线的特征阻抗要求90Ω ±10%。在TVS管位置引入的寄生电容会改变该点的瞬态阻抗，造成阻抗不连续，从而引发信号反射。

影响：反射会导致过冲、振铃，严重时破坏数据完整性。

2.3延长传输延迟，影响时序裕量

原理：电容会引入额外的RC延迟，对于High-Speed USB这种对时序要求严格的总线，过大的电容可能导致数据线与时钟（D+/D-差分信号本身携带时钟）之间的相位偏移超标。

2.4 为什么是“低于5pF”而不是其他数值？

这个数值来源于 USB 2.0 规范中对集总负载（Lumped Load）的要求。规范规定，一个Full-Speed或High-Speed设备在D+/D-线上允许的总容性负载（包括PCB走线、连接器、ESD器件等）不能超过 50pF。

考虑到PCB走线本身就有10~30pF的寄生电容，TVS器件分配到的预算大约就是 3~5pF。因此低于5pF是一个安全的设计边界。

为什么Full-Speed也要求 <5pF？

虽然Full-Speed本身速率不高，但其谐波频率可达几百MHz。为了确保信号质量、过EMI测试、以及适应不同PCB走线长度，工程上普遍采用与High-Speed相同的选型标准，统一使用低容值TVS，便于物料管理和设计复用。

在电路中使用带有防ESD静电功能的TVS管即ESD静电保护二极管，能够有效抑制ESD对电路造成的伤害。

以下是一些ESD静电保护方案：

金开盛——SR05

东沃电子：

分立方案：

集成方案：

三）、设备识别与速度配置（上下拉电阻）

USB主机通过检测D+/D-上的电压来识别设备插入及速度类型。

选型要求：精度±5%或更好（推荐±1%），普通贴片电阻即可。

为什么这两个阻值？
1.5kΩ与15kΩ分压：3.3V × (15k / (1.5k+15k)) ≈ 3.0V，落在USB逻辑高电平范围内（2.0V~3.8V）。阻值偏差过大会导致识别失败。

高速模式特殊行为：设备检测到主机发出的“高速握手”信号后，会断开1.5kΩ上拉，两端各接入45Ω下拉电阻（内部），实现精确阻抗匹配。

四）、串联匹配电阻

这是USB设计容易忽略或弄错的地方。
串联电阻的目的是让驱动端的输出阻抗与传输线的特性阻抗相匹配，从而消除或减弱信号在传输路径上的反射，保证信号质量。

4.1 作用及阻值计算

4.1.1 为什么要串联电阻？

在高速数字电路中（USB Full-Speed 12Mbps，其有效信号频率的谐波可达几十MHz甚至上百MHz），信号在传输线上传播时，如果遇到阻抗突变（不连续点），一部分信号能量会继续向前传输，另一部分会反方向传回源端，这就是反射。

反射的后果：反射会导致信号波形出现过冲、下冲、振铃，严重时会引起电平误判、数据错误，甚至损坏芯片IO。

USB 2.0 对 Full-Speed（12Mbps）信号的单端信号上升时间约为 50ns 左右，其有效频谱较高。如果阻抗不匹配，振铃现象会很明显。

4.1.2 串联电阻的作用

串联电阻（通常称为源端匹配电阻）与 MCU 内部的驱动端输出阻抗串联后，使得从信号发送端向传输线看进去的总输出阻抗等于传输线的特性阻抗。

原理：

MCU 的 IO 口输出阻抗：CMOS 工艺的 MCU，其输出级通常由一对互补的 MOSFET 构成。在导通时，MOSFET 的导通电阻（R_ds(on)）并不为 0，通常在几十欧姆左右（例如 20Ω~40Ω，不同芯片、不同驱动强度下不同）。

USB 传输线特性阻抗：对于 USB 2.0 差分线，要求差分阻抗 90Ω，但这里针对的是单端到地的参考，PCB 上 USB 信号线（D+/D-）对地的单端阻抗通常设计为 45Ω ~ 50Ω 左右（因为差分阻抗是两条单端线组合的，单端阻抗约为差分阻抗的一半）。

匹配方式：

R_out(MCU)+R_series=Z₀

其中 R_out是 MCU 输出阻抗，R_series是串联电阻，Z₀是传输线特性阻抗（约 45~50Ω）。

加入串联电阻后，信号从源端出发时，幅度被分压降至原来的一半（对于反射系数为0的情况）。当信号到达接收端（MCU或USB控制器）时，由于接收端输入阻抗很高（近似开路），会发生全反射，反射信号回到源端时，又被源端的匹配电阻吸收，不会再次反射。这样最终在接收端建立完整的电压电平，消除了多次反射。

4.2 阻值如何确定？

4.2.1 理论计算

首先要确定两个值：

MCU 的输出阻抗：这个参数通常不在数据手册中直接给出，但可以通过以下方式获取：

查阅芯片数据手册中的 I/O 特性部分，找到VOHVOH和VOLVOL在不同负载下的测试条件，可以估算输出阻抗。

例如，若手册给出在 8mA 驱动电流下，输出高电平压降为 0.4V，那么输出阻抗约为

0.4V/8mA=50Ω。

或者参考芯片厂商的硬件设计指南，很多 MCU（如 STM32）会直接推荐 USB 串联电阻值为 22Ω 或 33Ω。

PCB 特性阻抗：根据叠层结构、线宽、线距、介质厚度等，由 PCB 板厂计算出 D+/D- 线的单端阻抗，通常控制在 45~50Ω（差分阻抗90Ω）。

理论公式：

R_series=Z₀−R_out

例如，若Z₀=50，R_out≈25Ω，则R_series=25Ω，取标称值22Ω或27Ω即可。

4.2.2 经验值与调试

在实际工程中，常用的是 22Ω、27Ω、33Ω 这几个标称值。原因包括：

MCU 输出阻抗本身有一定的工艺偏差；

PCB 阻抗也有 ±10% 的制造公差；

信号上升时间越快，匹配要求越高，但对于 Full-Speed（12Mbps），对匹配的敏感度比高速 USB（480Mbps）要低，所以 22Ω~33Ω长期验证的有效范围。

4.2.3验证方法

在样机调试时，我会用示波器测量 D+ 或 D- 引脚的波形，观察接收端（如USB接口端或另一端MCU引脚）的信号波形，调整串联电阻值：

电阻过小：过冲明显，振铃幅度大；
电阻过大：信号上升变缓，边沿变圆滑;
理想情况：波形干净，过冲小，上升沿平滑。

最终选择在信号质量和驱动能力之间平衡的阻值。

4.3高速模式 vs 低速/全速模式

低速/全速模式：电压驱动，串联电阻有效且必需。

高速模式（480Mbps）：电流驱动（内部17.78mA电流源），串联电阻会破坏电压摆幅，因此匹配电阻通常集成在芯片内部，外部不应再串联电阻。务必查阅手册确认。

4.4 0Ω电阻的作用

如果PCB走线阻抗控制不够精确，可以先在PCB上预留0Ω电阻位置，调试时根据眼图结果更换为合适阻值（如22Ω、27Ω等）。

三、上下拉电阻 vs 串联电阻

把这两类电阻弄混，这里明确区分：

两类电阻的功能完全不同，不能互相替代。

四、PCB布局布线

有了正确的原理图和器件选型，PCB布局布线同样重要。

差分线等长等距：
D+与D-长度差控制在2.5mm以内，避免信号扭曲（skew）。线间距保持恒定。

阻抗控制：
差分阻抗90Ω ±10%。根据板材（如FR-4，介电常数4.2~4.6）、线宽、线间距、铜厚计算，必要时使用阻抗计算工具。

串联电阻靠近控制器端：
匹配电阻应尽可能靠近USB控制器的引脚放置，而不是靠近连接器。

差分线同层布线：
避免跨层，因为不同层的阻抗特性不同。必须换层时，在过孔旁加地过孔。

避免90°直角走线：
使用两个45°转角或圆弧走线，减少信号反射。

参考地平面完整：
差分线下方必须有连续的地平面，不能跨越分割区域（如电源与地分割区）。

尽量少用过孔：
每个过孔都会引入阻抗不连续。必要时，换层次数不超过2次。

五、CH340 USB转串口PCB

CH340 是 USB 全速（Full-Speed）设备，速率为 12Mbps。

它不支持高速（480Mbps）模式。这也印证了之前说的，全速设备信号边沿相对平缓，常规设计下确实不需要加共模电感。

关于 D+ 上拉电阻

绝大多数情况下，不需要你外加这个电阻。

原因如下：

CH340 内部已集成上拉电阻
根据官方数据手册，CH340 系列芯片（包括 CH340G/C/T/N/K 等）内部已经在 D+ 线集成了符合 USB 规范的上拉电阻。这是它实现“即插即用”和总线枚举的基础，外部再加一个只会适得其反。
软件控制上拉（SoftConnect）
CH340 还支持 USB 规范的软连接功能。芯片内部集成了上拉电阻，并可由内部固件控制其通断，以便在准备好后才通知主机连接。外部强行加一个固定电阻，会绕过这个机制。
不同型号的微小差异
- CH340G/C/T/E 等：典型应用图里，USB 的 D+ 和 D- 是直连 USB 接口的，中间只串了 10-20Ω 的匹配电阻（非必须），没有外置上拉。
- CH340K：封装超小，U+（5V）和 UD+（D+）引脚是分开的，内部同样处理好了。
- 唯一例外：如果你在用最老的 CH340，请核对数据手册的推荐电路。目前市面上常见的型号基本都内置了。
如果你强行加了会怎样？
1. 上拉电阻并联，导致阻值减半。USB 规范要求 D+ 上拉到 3.3V 的等效电阻为 1.5kΩ ± 5%。并联后阻值过小，D+ 电压会偏高，可能导致主机无法正确识别设备速度，或无法识别设备。
2. 前文说的“内部可控上拉”机制失效。

简单总结：
就用芯片数据手册的推荐电路，D+、D- 经过防静电器件和选配的串联小电阻后直连 USB 座子即可，无需外接上拉电阻。 如果你遇到芯片 USB 死活不识别，先重点检查晶振是否良好起振（12MHz）、VCC 和 V3（3.3V 退耦）引脚的去耦电容是否已按规定接好。

对于CH340, 阻抗匹配电阻，加上通常也没坏处，但多数情况下可以省掉。

结论取决于你用的是哪种 CH340，以及 PCB 走线情况。

1. 看芯片型号：多数已内置

CH340G/C/T（带“G”或较老的“C”）：这些是最常见的 SOP 封装型号，USB 引脚本身没有内置串联匹配电阻。
CH340K/N/E/B：较新的封装（如 CH340K 是 ESSOP-10，CH340N 是 SOP-8），官方数据手册明确提到 D+ 和 D- 内部已经集成了串联匹配电阻。

所以，如果你用的是 CH340K/N/E/B，外部就可以不加。

2. 为什么外部可以加，但不加也行

USB 全速（12Mbps）信号的上升时间大概在 4ns 到 20ns。当 PCB 走线长度远小于信号上升时间对应的临界长度时，线缆可以看作是集总参数的，不表现出传输线效应，不加匹配电阻也不会出问题。

临界长度估算（按上升时间 4ns，FR4 板材信号速度约 15cm/ns）：
$临界长度 \approx 64 ns \times 15 cm/ns \approx 10 cm$
也就是说，只要 CH340 到 USB 座子的 PCB 走线控制在 10cm 以内，即使不加匹配电阻，信号反射也完全可以接受。而多数 USB 转串口板的走线都远小于这个长度。

3. 如果要加，怎么加

如果你用的是 CH340G/C/T，为了更保险，或者走线确实较长，可以外加。参考 USB 规范，串联电阻的典型值是：

串在 D+ 和 D- 靠近芯片端，每线串联一个 22Ω～33Ω 的电阻。
阻值不宜过大，否则会减缓上升沿，可能导致眼图张不开。

要注意：这个电阻是为了匹配驱动器的输出阻抗，不是上拉电阻，千万别和 D+ 的 1.5kΩ 上拉电阻（已内置）搞混。

总结

CH340K/N/E/B：不用加，已内置。
CH340G/C/T：走线短（<5cm）就可以省掉；走线较长或想让信号更干净，就在 D+、D- 上各串联一个 22Ω～33Ω 电阻，位置靠近芯片。

参考资料：

https://zhuanlan.zhihu.com/p/355783903

https://www.elecfans.com/d/2143943.html

USB2.0通信原理及电路设计 https://download.csdn.net/blog/column/9827745/105318220

作者：Clark先生
链接：https://www.zhihu.com/question/52711055/answer/3162166802
来源：知乎

作者：凡亿皎月

https://mp.weixin.qq.com/s?__biz=Mzg4NTg3MDI0NQ==&mid=2247496630&idx=3&sn=a3736a121165f5b2a20d402747070ded&chksm=ce3d1bc8803c27310ba398ece72c0331b12f8a0c215bfda50d402a20ceaad383d639e34b5e1f&scene=27

来源：微信

posted @ 2026-05-03 00:11 FBshark 阅读(910) 评论(0) 收藏举报