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摘要： 在linux终端系统中，我们经常需要通过SSH等远程登录的方式对板卡进行调试，因此需要板卡上电后就设置一个静态IP地址。 下面给出方法： 在根文件系统目录下： 找到 /etc/network/interfaces文件 vi /etc/network/interfaces 结果应该是类似下图：可以看到 阅读全文

摘要： 一、.在设备树根节点添加节点信息 led{ compatible="myled"; status="okay"; default-state="on"; led-gpio = <&gpio0 7 GPIO_ACTIVE_HIGH>; }; led-gpio = <&gpio0 7 GPIO_ACTI 阅读全文

摘要： 一、背景知识 STM32启动流程（从内部flash启动）[1] 正常情况下，程序从Flash启动时的流程如下：(转载自) https://blog.csdn.net/qq_42190402/article/details/139671333 程序从Flash启动，根据中断向量表找到复位中断处理函数的 阅读全文

摘要： 一、在工程路径下新建app petalinux-create -t apps --template install -n myapp-init --enable petalinux会在metausr目录下新建一个目录，结构如下 project-spec/meta-user/recipes-apps/ 阅读全文

摘要： 一、什么是AXI协议？ AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，AMBA包括以下几个部分： Advanced H 阅读全文

摘要： 一、异步FIFO需要注意的问题 所谓异步FIFO，指的是写时钟与读时钟可以不同步，读时钟可以比写时钟快，反之亦然。思考一下，这样会直接地造成两个问题： 1. 读满或者写满 由于异步FIFO的基本存储单元是双端口RAM，因此读写速率不一致，就会造成读满或者写满的问题。 2. 跨时钟域的同步 为了判断读 阅读全文

摘要： 一、问题 假设存在这样的时钟控制模型： CLK1、CLK2以及系统时钟的频率与相位均不一致，我们希望在clk_sel=1时，输出CLK1,反之输出CLK2，CLK_SEL可以由系统时钟驱动，也可以由组合逻辑驱动。那么在这种情况下就会出现以下的“毛刺”问题： 可以看到，在CLK_SEL的交界处，非常容 阅读全文

摘要： 一、背景 数据的跨时钟域处理是FPGA开发过程中的常见问题，存在两种情况 慢时钟向快时钟同步：只需在快时钟域打两拍即可。其RTL如下： 打拍同步的原理：大家在初学FPGA时，经常听过FPGA中对信号打拍可以有效得避免亚稳态，而且一般要打两拍，其数学本质是如果打一拍发生错误得概率是1/1000，那么打 阅读全文

摘要： 一. FIFO介绍 基本概念 FIFO（First In, First Out）是一种常用的数据结构，用于存储和处理数据。它的工作原理与排队的顺序类似，遵循"先进先出"的原则。即，第一个进入FIFO的数据会是第一个被取出的数据。在FPGA设计中，可以使用AM作为FIFO的存储单元，再通过控制逻辑来管 阅读全文

摘要： 一、起因 最近在开发Lattice的一款低功耗FPGA时，遇到了reg初始化复位问题，经过在网上搜寻相关资料整理如下； 二、FPGA中reg的初始化方式 在定义时初始化，例如: reg r_test = 1'b1; 在复位语句中，对reg进行赋值，例如： reg r_test; always@(po 阅读全文