摘要：
硬件描述语言（HDL）是一种用于描述数字电路结构和行为的建模语言。另外，HDL允许通过仿真测试设计的电路。硬件描述语言以文本格式表示时序行为和电路结构。此外，根据硬件模块的需求，HDL的语法和语义还包括表示时序和并发的符号。 硬件描述语言中一个很好的例子是VHDL，它是VHSIC Hardware 阅读全文
2024年4月28日
摘要：
实验五 加法器 5.1 实验目的 掌握半加器和全加器的基本原理 掌握串行进位加法器的基本原理 掌握使用全加器实现串行进位加法器的基本原理 熟悉verilog 代码设计 5.2 原理介绍 5.2.1 半加器 半加器和全加器是算数运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。 如果 阅读全文
摘要：
实验四 锁存器、触发器、寄存器 4.1 实验目的 理解时序逻辑电路的概念和基本原理； 掌握锁存器、触发器和寄存器的原理和架构及代码实现； 熟悉数字电路的设计、仿真流程，最后在DE1-SOC开发板上验证设计 。 4.2 原理介绍 4.2.1 时序逻辑电路 前三个实验中，我们学习了基本的逻辑门、多路数据 阅读全文
摘要：
实验三 编码器和译码器 3.1 实验目的 上一章节我们学习了简单组合逻辑电路——多路数据选择器，在本章节我们将学习另外一种数字系统中常见的简单组合逻辑电路——编码器和译码器。然后通过一个设计一个简易的计算器让大家进一步巩固FPGA开发的流程和方法。 本节您将掌握的内容如下： 理解编码器和解码器的概念 阅读全文
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实验二 多路数据选择器 2.1 实验目的 理解多路数据选择器的概念； 使用门级结构描述实现多路选择器； 使用行为描述实现多路选择器； 完成实验设计、仿真，并在DE1-SOC上验证电路。 2.2 原理介绍 在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器（Data Sele 阅读全文
摘要：
一、实验目的 了解DE1-SOC开发板一些外设。 掌握常用组合逻辑门电路的基本原理。 学习Verilog HDL的基本语法。 学习使用ModelSim工具对设计的电路进行仿真，包括编写Testbench仿真代码，以及ModelSim工具的使用。 熟悉使用Quartus软件从创建Quartus工程到最 阅读全文
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本教程基于17.1 Lite版本。Intel® Quartus® Prime Lite Edition Design Software Version 17.1 for Windows免费下载地址：https://www.intel.com/content/www/us/en/software-ki 阅读全文
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留白 阅读全文