随笔分类 -  FPGA设计思想

摘要：实现功能：检测出串行输入数据4位Data二进制序列0101，当检测到该序列的时候，out=1，否则out=0 （1）给出状态编码，画出状态图 （2）门电路实现 （3）verilog实现 首先规定Q3Q2Q1为刚输入的三位数，接下来要输入的数是A,Z为输入A以后的状态机的输出结果，则可以画出状态转换图 阅读全文

摘要：数据流中，用面积换速度-串行转并行的操作 并行转串行数据输出：采用计数方法，将并行的数据的总数先表示出来，然后发送一位数据减一，后面的接收的这样表示: data_out <= data[cnt];//cnt表示计数器 串行转并行数据输出：采用位拼接结束，将串行的数据总数先表示出来，然后发送一位数据加 阅读全文

摘要：在verilog编程中，常数与寄存器变量的乘法综合出来的电路不同于寄存器变量乘以寄存器变量的综合电路。知乎里的解释非常好https://www.zhihu.com/question/45554104，总结乘法器模块的实现https://blog.csdn.net/yf210yf/article/de 阅读全文

摘要：大纲 1，什么是流水线 2，什么时候用流水线 3，它的优缺点 4，使用流水线设计的实例 流水线实际上是将组合逻辑系统分割，然后在间隙插入寄存器，暂存中间数据。其思想就是要将大的操作分成尽量小的操作，每一步小的操作用的时间就越小，也就提高了频率，各小操作可以并行执行，所以提高了数据的吞吐率（操作的处理 阅读全文

摘要：分频器是用的最广的一种FPGA电路了，我最初使用的是crazybingo的一个任意分频器，可以实现高精度任意分频的一个通用模块，他的思想在于首先指定计数器的位宽比如32位，那么这个计数器的最大值就是2^32=4294967296， 假设系统时钟为50MHz，那么假如要想实现输出频率为fout，那么可 阅读全文

摘要：1.寄存器与锁存器 锁存器：电平触发的存储单元，在有效电平时间里可以多次改变数据。 优点： 占触发器资源少，缺点是容易产生毛刺。（附上去毛刺的方法：格雷码计数器（*https://blog.csdn.net/qp314/article/details/5147695*）代替二进制码计数器，或者用D触 阅读全文

摘要：同步FIFO是用来做数据缓存，之前的设计一直将自己绕进了一个死循环，认为要想往外边读取FIFO，就必须先检测FIFO的空满标志，但实际上，对于同步FIFO，如果是同步fifo深度设置成128，你存100个以后再开始读，永远不可能出现空满。因为写入和读取的速度是一样的。两边时钟也一样，位宽也一样怎么可 阅读全文