摘要：最近想要实现CNN的FPGA加速处理，首先明确在CNN计算的过程中，因为卷积运算是最耗时间的，因此只要将卷积运算在FPGA上并行实现，即可完成部分运算的加速 那么对于卷积的FPGA实现首先要考虑的是卷积子模板具体如何实现，我们在matlab或者c实现比如3X3的子模板的时候，只要用一个数组即可将模板
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摘要：一、线性反馈移位寄存器（LFSR） 通过对事先选定的种子做运算使得人工生成的伪随机序列的过程，在实际中，随机种子的选择决定了输出的伪随机序列的不同，也就是说随机种子的选择至关重要。 产生伪随机数的方法最常见的是利用一种线性反馈移位寄存器(LFSR),它是由n个D触发器和若干个异或门组成的，如下图：
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摘要：实现功能：检测出串行输入数据4位Data二进制序列0101，当检测到该序列的时候，out=1，否则out=0 （1）给出状态编码，画出状态图 （2）门电路实现 （3）verilog实现 首先规定Q3Q2Q1为刚输入的三位数，接下来要输入的数是A,Z为输入A以后的状态机的输出结果，则可以画出状态转换图
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摘要：首先还是把握大的系统框架： 我要实现的部分不包括DA以及AD的转换，主要是将SSP接收到的数据送入到FIFO中，然后经过FIR带通滤波器的处理后对该信号计算幅值并做PSD，然后处理的信号经过积分够一方面送入到FIFO一方面进行均值滤波（实际上就是在一定的积分门时间内做累加操作）。最后结果通过通信模块
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摘要：更新于20180823 时序检查中对异步复位电路的时序分析叫做（）和（）？ 这个题做的让人有点懵，我知道异步复位电路一般需要做异步复位、同步释放处理，但不知道这里问的啥意思。这里指的是恢复时间检查和移除时间检查。 在开始之前需要先搞明白的一点是为什么要保持建立时间和保持时间大于零，不满足的话会怎么样
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摘要：3种方法： 1.JPL近似的实现方法 2.调用IP模块的cordic算法实现效果 可选模式可以是fraction或者intergalactic 工程中输入数据的范围是远大于2的，于是我们可以采用实现方法是将所有的数据先归一化成-2~2之间，然后再进一步的采用cordic模块 IP的配置如下 3.牛顿
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摘要：数据流中，用面积换速度-串行转并行的操作 并行转串行数据输出：采用计数方法，将并行的数据的总数先表示出来，然后发送一位数据减一，后面的接收的这样表示: data_out <= data[cnt];//cnt表示计数器 串行转并行数据输出：采用位拼接结束，将串行的数据总数先表示出来，然后发送一位数据加
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摘要：在verilog编程中，常数与寄存器变量的乘法综合出来的电路不同于寄存器变量乘以寄存器变量的综合电路。知乎里的解释非常好https://www.zhihu.com/question/45554104，总结乘法器模块的实现https://blog.csdn.net/yf210yf/article/de
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摘要：大纲 1，什么是流水线 2，什么时候用流水线 3，它的优缺点 4，使用流水线设计的实例 流水线实际上是将组合逻辑系统分割，然后在间隙插入寄存器，暂存中间数据。其思想就是要将大的操作分成尽量小的操作，每一步小的操作用的时间就越小，也就提高了频率，各小操作可以并行执行，所以提高了数据的吞吐率（操作的处理
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摘要：http://blog.chinaaet.com/justlxy/p/5100053166大佬博客，讲的非常有条理的 1,基础知识 （1）定点数的基础认知： 首先例如一个16位的数表示的定点数的范围是：（MAX：16‘d32767 MIN： -32767#2^15-1#’）最高位符号位，三位整数位，
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摘要：//计数器位数：NBITS//模数：UPTO 模N指的是计数器能表示的最多状态个数。
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摘要：分频器是用的最广的一种FPGA电路了，我最初使用的是crazybingo的一个任意分频器，可以实现高精度任意分频的一个通用模块，他的思想在于首先指定计数器的位宽比如32位，那么这个计数器的最大值就是2^32=4294967296， 假设系统时钟为50MHz，那么假如要想实现输出频率为fout，那么可
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摘要：1.event语句： event变量触发事件。 event变量声明为： event var; event触发为： ->var; 捕获触发为： @(var); 2.fork join可类比begin end，一个是并行执行，一个是顺序执行的 举例：（程序功能相同的顺序块和并行块） parameter
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摘要：踏破铁鞋无觅处，得来全不费功夫啊 当想要判断一个数在不在一个范围内的话如果用普通的case实现是不太现实的，总不能把所有的范围内的数字都列出来吧，但是如果采用casez或者casex 语句就很简单了，不得不为自己的孤陋寡闻汗颜。 1先用简单的if else来实现的话 代码 仿真 资源占用 2再用ca
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摘要：（添加于20180812）对于32的无符号除法，被除数a除以除数b，他们的商和余数一定不会超过32位。首先将a转换成高32位为0，低32位为a的temp_a。把b转换成高32位为b，低32位为0的temp_b。在每个周期开始时，先将temp_a左移一位，末尾补0，然后与b比较，是否大于b，是则tem
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摘要：采用线性逼近法结合32段线性查找表的方式来实现1/z的计算。 首先将1/32-1/64的定点化数据存放到ROM中，ROM中存放的是扩大了2^20 次方的数字四舍五入后的整数部分。n值越大，精度越大，误差越小。这里取n=20； ROM中存储的数据是1/（32+i）*2^20的四舍五入的整数部分。 32
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摘要：HLS工具 以个人的理解，xilinx将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为vhdl或verilog,相比于纯人工使用vhdl实现图像算法，该工具综合出的代码的硬件资源占用可能较多，但并没有相差太大（见论文：
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摘要：大纲： 1浮点数的格式指定 2浮点数的运算（加法） 3浮点数加减法器的实现（难于乘除法器的实现） 1. 在FPGA的设计中，浮点数的概念不同于C语言中的定义，这里的浮点数指的是小数点位置会发生变化的数据，而不是单纯的小数。他有自己的固定的表示格式规定： 主要分为单精度浮点数和双精度浮点数 在两个默认
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摘要：1.寄存器与锁存器 锁存器：电平触发的存储单元，在有效电平时间里可以多次改变数据。 优点： 占触发器资源少，缺点是容易产生毛刺。（附上去毛刺的方法：格雷码计数器（*https://blog.csdn.net/qp314/article/details/5147695*）代替二进制码计数器，或者用D触
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摘要：了解到实际上数字逻辑电路的与门或门非门的基本组成单元有三种，分别是互补型的CMOS逻辑、TTL逻辑以及传输门逻辑三种，其中互补型的CMOS逻辑因其功耗低，工艺集成度高，组合逻辑实现简单以及能够根据简单规则自动生成任意的复杂逻辑门，在自动化上有极大的优势，而得到了广泛的使用。 CMOS的原则，所有“与
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