摘要：Clock Crossing Adapter可以桥接两个不同的时钟域，而且当两个不同时钟域的 Avalon MM 接口连接时，qsys也会自动帮忙插入Clock Crossing Adapter。 那它的加入对传输效率是否有影响呢，请看具体分析。 阅读全文

摘要：原创 by DeeZeng [ Intel FPGA笔记 ] FPGA 的 CLK pin 是否可以用作普通输入 ，输出或双向IO 使用？ 这些专用Clock input pin 是否可以当作 inout用，需要看FPGA是否支持。 像cyclone V的CLK in 同时支持 作为普通的 inou 阅读全文

摘要：原创 by DeeZeng [ Intel FPGA笔记 ] FPGA的时钟需要从专用的时钟管脚输入，那CLKn 作为Single-End时钟pin时是否能直接进 PLL呢？ 通过查看对应FPGA型号的手册，得出以下结论 1. Cyclone V, Stratix V 的 CLKn 不能直接进PLL 阅读全文

摘要：原创 by DeeZeng [ Intel FPGA笔记 ] Intel FPGA Quartus 软件中的 Qsys工具 也就是 Platform Designer 系统集成工具，可以 如果我们不对 qsys子模块进行设置，那在新的qsys中整合的时候，将只能使用qsys子模块中固定的设置。 那我 阅读全文