2020年11月6日
Verilog小总结
摘要： Verilog小总结 基础 assign assign作为一个组合逻辑常用的语句，可认为是将电线连接起来，当然它能做的不仅仅是将一个输入直接输出，它能把输入信号进行逻辑运算后再输出。当assign左右两边位宽不相等时，将自动进行零扩展或截断以匹配左边的位宽。 eg： module top_modul 阅读全文
posted @ 2020-11-06 22:34 BUAA-YiFei 阅读(945) 评论(0) 推荐(3) 编辑