摘要：
1.1从RTL到GDSⅡ的设计流程： 这个可以理解成半定制的设计流程，一般用来设计数字电路。 整个流程如下（左侧为流程，右侧为用到的相应EDA工具）： 一个完整的半定制设计流程应该是：RTL代码输入、功能仿真、逻辑综合、门级验证、时序/功耗/噪声分析，布局布线（物理综合）、版图验证。 整个完整的流程可以分为前端和后端两部分， 前端的流程图如下： 前端的主要任务是将HDL语言描述的电路进行仿... 阅读全文
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图表 1“ 乒乓操作 ” 是一个常常应用于数据流控制的处理技巧，典型的乒乓操作方法如图 1 所示。乒乓操作的处理流程为：输入数据流通过 “ 输入数据选择单元 ” 将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口 RAM(DPRAM) 、单口 RAM(SPRAM) 、 FIFO 等。在第一个缓冲周期，将输入的数... 阅读全文
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要弄清楚Nios的概念，追本溯源，牵涉到很多专业名词：SOPC，SOC，IP Core……等等，对于某些概念，我也是一知半解，如果写错了，请指正，谢谢。--System System，也就是"系统"。什么才能称作"系统"呢？下图是我们每天都要接触的计算机系统的结构图，很典型的一种系统。 可见，一个完整的系统，至少由CPU、总线、外设控制器等几部分组成。CPU负责中断分配... 阅读全文
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应朋友要求，需要DES加解密算法的Verilog源代码。网上搜了一下，很少（而且只有万恶的www.pudn.com能下，我还没有账户，在此鄙视一下这个网站.....），而且都没有模式选择端口，也就是说只能加密，不能解密。下了一份看上去逻辑流程清楚一些的源代码，研究了2天DES算法流程，再结合代码，懂了个大概，开始动手自己改源码，加模块和端口，重新设计连线。由于加密部分的源码用的纯组合逻辑，为了偷懒... 阅读全文
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引入CSV文件自动分配管脚时，如果选择“不分配未使用管脚”则载入CSV文件后一个PIN都不会分配，仔细比对module中的I/O 名字和CSV文件中的I/O名字后发现没有错，而且module也是顶层的module，怪异···然而如果不勾选上述项，则可以完全并正确的分配所有的管脚，甚怪异。。难道分配只能全部分配，然后再手动删除不使用的... 阅读全文
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1、quartus管脚分配一定要在Compile之前进行，为了不产生不必要的异常，最好不要分配project中并未使用的管脚，设置方法：(1)Assignment->Import Assignment,(2)chooseAdvanced(3)Switch offthe item "Imported assigenment do not in current project" in Impor... 阅读全文
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花了我将近10个小时，从来没这么郁闷过···开始都很顺利，installer ,scl安装都很顺利，就是万恶的license文件.说下应该注意的地方：1.ubuntu 9.10是没有装csh环境的，需要自己先安装，不然installer启动不了 方法:用root身份登陆执行 apt-get install csh ,非root权限加上sudo来做也行2.l... 阅读全文