Verilog +: -:语法

1."+:"
变量[起始地址 +: 数据位宽] <–等价于–> 变量[(起始地址+数据位宽-1)：起始地址]

data[0 +: 8]   <--等价于-->  data[7:0]
data[15 +: 2] <--等价于--> data[16:15]

2."-:"
变量[结束地址 -: 数据位宽] <–等价于–> 变量[结束地址：(结束地址-数据位宽+1)]

data[7 -: 8]   <--等价于-->  data[7:0]
data[15 -: 2] <--等价于-->  data[15:14]