摘要： 锁相环的设计以verilog程序编写有不同的方式，此次只是简单的进行设计，但与网上的大部分版本不同。 采用鉴频鉴相器，K模加减计数器，脉冲加减计数器式数控振荡器，小数分频器。 鉴频鉴相器的程序如下： module DPLL_PFD(fin1,fin2,up,down);input fin1,fin2 阅读全文