随笔分类 -  LVDS

该文被密码保护。

摘要：LVDS OUTPUT只能锁定在BANK0或者BANK2上，而LVDS INPUT无此要求。由于在仿真ALTLVDS_RX中发现信号线rx_dpa_locked并没有锁住。后来发现是我初始化出错了。在洪鸿榕的调试下，我学到了modelsim中用字母I、O可以放大和缩小波形，在输入信号端口上右击可以强制对输入信号进行赋值，这样可以不受testbench的影响（要能灵活应用，GOOD！）。在《ug_altlvds.pdf》文档中第36/105页中语句1如图1所示，再结合第38/105页初始化步骤（程序的步骤就要严格按照这个来写，所以一定要吃透并理顺），可以发现我自己对信号rx_fifo_reset 阅读全文

摘要：来源：http://bbs.ednchina.com/BLOG_ARTICLE_3003106.HTMSpartan6时钟资源管理介绍1．注意时钟的输入与输出范围,所有应用不能超过范围.。如Spartan-6 器件DCM的DLL模块的时钟输入范围如下（以下摘自Spartan-6 DATA SHEET）：速度等级为-1L的为器件5MHz~175MHz。速度等级为2的为器件5MHz~250MHz。速度等级为3和4的为器件5MHz~280MHz。4．PLL与DCM的级联选择a. PLL输出驱动DCM模块，优点是在输入DCM模块前可减少输入时钟的抖动，同时又可以使用户能构访问所有DCM模块的输出信号， 阅读全文

摘要：http://bbs.ylmf.net/forum.php?mod=viewthread&tid=1022804Re:液晶显示器屏幕刷新频率有60Hz 和75Hz，有什么区别吗？CRT为75的好，LCD为60的好。在不影响视觉的情况下，刷新频率越低越好http://bak1.beareyes.com.cn/2/lib/200202/14/20020214006.htm场频(Vertical Scanning Frequency)：又称为“垂直扫描频率”，指每秒钟屏幕刷新的次数，以 Hz（赫兹）为单位。早期显示器通常支持 60Hz 的扫描频率，但是不久以后的调查表明，仍然有 5% 的人在 阅读全文

摘要：基于FPGA内部的FIFO设计来源：http://www.dzsc.com/data/html/2008-9-16/69183.html 在FPGA设计中，内部的FIFO设计是 个不可或缺的内容，其设计的质师会直接影响FPGA的逻辑容量和时序。在Xilinx中的某些高端器件是内置的FIFO控制器，在coregen中可以直接产生这的硬FIFO控制器， 强烈建议能够使用硬的HFO控制器的场合，直接的好处足节省逻辑资源和提高逻辑速度，对于绝大部分的HFO设计，推荐使用Xilinx coregm产生。这样可以保证功能正确，对于需要定制FIFO控制器的场合请小心。2012-09-06 周四 晴　程文.. 阅读全文

摘要：2013-12-16 14:09:58周一http://hi.baidu.com/renmeman/item/fff4b3145c38e97f2a3e22de1。我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim 阅读全文

摘要：参考来源：TB-6S-LX150T-IMG2_HWUserManual_1.02e.pdf1、文档描述（类似摘要）本文档介绍了LVDS数据传输参考设计，使用的载体有TB--6S-LX150T IMG2载体板和TB-FMCL-LVDS FPGA夹层板。2、设计环境（开发平台和环境介绍）（1）芯片的选择：Device : XC6SLX150T (Spartan6 FPGA)Speed Grade : -3Package : FGG900（2）开发板：TB-6S-LX150T-IMG2和TB-FMCL-LVDS（3）开发环境：ISE12.4 (Windows XP 32-bit)（4）硬件描述语言： 阅读全文

摘要：来源：http://bbs.ednchina.com/BLOG_ARTICLE_1988415.HTMhttp://hi.baidu.com/shouzhishi/blog/item/8a348bfabbc05c284e4aead6.html对于Xilinx芯片而言，LVDS与BANK的连接是有要求的。因为LVDS的输出只能布局在bank0或者bank2上，而LVDS的输入并没有这个要求。所以在看Spartan6板子上的布局时，发现CN3插槽有连接到bank0但主要还是连接到bank3上。而CN4全部连接到bank3所以只能作为LVDS的输入部分。而CN5全部连接到bank0上，所以即可以作为 阅读全文

摘要：来源：http://bbs.ednchina.com/BLOG_ARTICLE_202521.HTMhttp://bbs.ednchina.com/BLOG_ARTICLE_1988301.HTM http://bbs.ednchina.com/BLOG_ARTICLE_1988301.HTM近段时间需要学习电视行业的视频处理，首先了解一下LVDS的基本知识：在FPGA的前端是MSTAR机芯，信号传输采用LVDS形式。在电视行业LVDS一般分两种传输方式：10bit与8bit(指RGB)，编码方式分JEIDA与VESA方式。在10bit传输时一组时钟5组数据(5+1)，8bit传输时一组时钟4 阅读全文