FPGA Player

摘要： 原文地址：http://blog.163.com/sunshine_linting/blog/static/44893323201181325818165/ 在字符集中，有一类字符具有这样的特性：当从键盘上输入这个字符时，显示器上就可以显示这个字符，即输入什么就显示什么。这类字符称为可显示字符，如a 阅读全文

摘要： extern用在变量或函数的声明前，用来说明“此变量/函数是在别处定义的，要在此处引用”。 extern修饰变量的声明。 举例：若a.c中需引用b.c中的变量int v，可以在a.c中声明extern int v，然后就可以引用变量v;需要注意的是，被引用的变量v的链接属性必须是外 链接(exter 阅读全文

摘要： 转自https://www.jb51.net/article/91456.htm 转自https://www.jb51.net/article/91456.htm 本文给大家总结的struct数据有3种初始化方法 1、顺序 2、C风格的乱序 3、C++风格的乱序 下面通过示例代码详细介绍这三种初始化 阅读全文

摘要： 边沿捕获 PIO可以对输入进行边沿捕获，它可以捕获上升沿、下降沿和双沿，当检测到边沿时PIO会把它存在edgecapture 寄存器之内； 打开Synchronously capture 时，会生成一个边沿捕获寄存器，edgecapture ， Enable bit-clearing for edg 阅读全文

摘要： 每个通道的PMA包括一个通道PLL可以配置成接收器CDR。还可以把通道1和4的PLL配置成CMU PLL用于发送器。 CDR有两种锁定方式 1、Lock-to-Reference Mode（LTR) 在LTR模式，PFD跟踪接收通道的参考时钟，PFD控制充电泵调谐CDR中VCO， rx_is_loc 阅读全文

摘要： 什么频率下进行过采样 ？？ 按时程序是LMDS时钟小于100M时会进行过程采样，实际上PHY的文档上也有明确的说明： The minimum operational data rate is 1.0 Gbps for both the transmitter and receiver. Fortra 阅读全文

摘要： 用到的术语： clock skew的产生 延时与时钟线的长度及被时钟线驱动的时序单元的负载电容、个数有关由于时钟线长度及负载不同，导致时钟信号到达相邻两个时序单元的时间不同于是产生所谓的clock skew 1、不绑定配置 在不绑定配置中，PLL只为Native PHY提供高速串行时钟，而低速的并行 阅读全文

摘要： 1、通道绑定有两种模式： • PMA bonding• PMA and PCS bonding GT通道是不支持通道绑定的 2、PMA绑定 PMA绑定减少了PMA之间的通道之间的Skew。并且在PMA绑定中，只有PMA部分的数据路径是Skew补偿的， 而PCS是没有的。 （1）两种PMA绑定方案 在 阅读全文

摘要： 4个色彩像素包模式：24- 30- 36- 48- 不同模式下tmds时钟与与像素的比是位宽与24的比值 。 24 bit mode: TMDS clock = 1.0 x pixel clock (1:1) 。30 bit mode: TMDS clock = 1.25 x pixel clock 阅读全文

摘要： DDC的参数 EDID是一种VESA 标准数据格式，其中包含有关监视器及其性能的参数，包括供应商信息、最大图像大小、颜色设置、厂商预设置、频率范围的限制以及显示器名和序列号的字符串。EDID数据标准：EDID(Extended Display Identification Data Standard 阅读全文