中国的孩子 - 博客园

8位同步码修改变4位同步码

摘要： GV7704的1080p30及以下的分辨率同下码是这样的，每个同步码占用两个像素，而我们想要实现的是只占用一个像素。实现方案：检测到FF后可以计数,如data_dly 问题是怎样清除video数据中的FFh. 第二种方案是，用一个长度为8的reg [7:0] data_dly2 [7:0]当检测阅读全文

posted @ 2018-06-01 18:23 中国的孩子阅读(734) 评论(0) 推荐(0)

BT1120时序，可以用于自测用

摘要： module bt1120_gen #( parameter H_SYNC = 44, parameter H_FRONT_PORCH = 88, parameter H_BACK_PORCH = 148, parameter V_SYNC = 5, ... 阅读全文

posted @ 2018-06-01 11:54 中国的孩子阅读(1948) 评论(0) 推荐(0)

max10之pll时钟源切换

摘要：问题3：PLL切换功能中，多次切换可能造成PLL锁不定从现象看clkbadx信号是不影响的，但locked信号一定是有影响的。阅读全文

posted @ 2018-06-01 11:53 中国的孩子阅读(558) 评论(0) 推荐(0)

CVO实现过程

摘要： module vid_cvo #( parameter H_SYNC = 44, parameter H_FRONT_PORCH = 88, parameter H_BACK_PORCH = 148, parameter V_SYNC = 5, ... 阅读全文

posted @ 2018-05-29 10:03 中国的孩子阅读(402) 评论(0) 推荐(0)

matlab中的结构体

摘要：今天用imfinfo函数 >> K = imfinfo(‘colorbar_copy1.jpg’) K = 包含以下字段的 struct: Filename: 'E:\matlab\colorbar_copy1.jpg' FileModDate: '24-May-2018 07:09:11' Fil 阅读全文

posted @ 2018-05-24 07:36 中国的孩子阅读(9148) 评论(0) 推荐(0)

cyclone iv中DDR2的本地接口时序

摘要：本地接口分辨率改变之后， 1、把地址赋值为0 2、把FIFO清空阅读全文

posted @ 2018-05-22 17:44 中国的孩子阅读(634) 评论(0) 推荐(0)

Check the NativeLink log file

摘要：今天用Quartus ii16.1仿真Cyclone IV的IP核DDR2,总是报上面的错误。网上都说是modelsim路径的问题，但我确定不是。最后用QaurtusII 12.1可以通道仿真。于是根据提示查到相关的文件，发现一句大概是不能找到Cyclone iii库的意思。个人感觉Cycl 阅读全文

posted @ 2018-05-11 19:36 中国的孩子阅读(5210) 评论(3) 推荐(0)

verilog中的多维数组

摘要： reg arrayb [7:0] [0:255] ;//二维数组。阅读全文

posted @ 2018-05-10 21:04 中国的孩子阅读(4681) 评论(0) 推荐(0)

base_expr +: width_expr

摘要：在Verilog-1995中，可以选择向量的任一位输出，也可以选择向量的连续几位输出，不过此时连续几位的始末数值的index需要是常量。而在Verilog-2001中，可以用变量作为index，进行part select。[base_expr +: width_expr] //positive o 阅读全文

posted @ 2018-05-10 20:57 中国的孩子阅读(328) 评论(0) 推荐(0)

实现两个sym转一个sym

摘要： CVO输出如果是一个像素并行输出，选择内嵌人插入同步码。如果两个像素并行输出是不能选择内嵌的，只能选择分离的方式。如果把输出的并行数据给VIP并且要求是内嵌，那只能在内部转或者外部转。这里是实现外部转换的方式。程序是比较简单的，只是防止以后找不到程序反复得写而已。实现过程是： 1、先把两个像素阅读全文

posted @ 2018-04-15 13:50 中国的孩子阅读(450) 评论(0) 推荐(0)

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