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摘要： 参考<<Verilog那些事儿-整合篇>>我们知道模块之间的沟通需要一个时钟，若要达到两个模块之间时序的同步，虽然可以用寄存器来延时输出达到时序同步的效果，如果两个模块之间的时钟相差一个时钟的话，那么我们可以定义一个寄存器来达到同步。但是想想，若是两个模块之间的时钟相差5个或者更多的话，仅仅用寄存器来同步的话，岂不累死人。所以我们需要定义一个新的同步时序的办法，这个就是下面介绍的循环操作来同步数据。首先给出的是用寄存器来使模块之间同步的整体的RTL图：其次是用循环操作来同步数据：Verilog源代码1：module exp7_env( input CLK, input 阅读全文

摘要： 参考<<Verilog那些事儿-整合篇>>一：模仿一个for循环for(Act1 = 0; Act1 < 10; Act1 ++)case (i) 0 : begin if (x == C1) begin x <= x + 1'b1; Act1 <= Act1 + 1'b1; //x == 9时,这里Act1就为10了 end if (C1 == 10 - 1) begin ... 阅读全文