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摘要： 异步复位：module test ( input clk, input rst_n, input data_in, output reg out ); always @ (posedge clk or negedge rst_n) if(!rst_n) out <= 1'b0; else out <= data_in; endmoduleRLT:我们可以看到FPGA的寄存器都有一个异步的清零端（CLR），在异步复位的设计中这个端口一般就是接低电平有效的复位信号rst_n。即使说你的设计中是高电平复位，那么实际综合后会把你的复位信号反向后接这个... 阅读全文

摘要： 用的是11.0592MHz的STC89C52做测试，#include <reg52.h>#define uchar unsigned char#define uint unsigned intuchar xdata LD _at_ 0x7fff;void delay(uint cnt){ uint i; for(i=0;i<cnt;i++);}void main(void){ uchar i; delay(1000); while(1) { ... 阅读全文