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摘要： 其实Testbench本身可以看做一个模块或者设备（本例中的模块名为add_vlg_tst），和你自己编写的模块进行通信。通过Testbench模块向待测模块输出信号作为激励，同时接收从待测模块输出的信号来查看结果。因此，在待测模块中的reg型信号在Testbench中就变成了wire，待测模块中的wire型信号在Testbench中则对应为reg型。那么inout怎么办呢，inout型信号也要设成wire，同时要用一个reg型信号作为输出寄存器，同时设置一个三态门，由一个使能信号控制，如：assign inout_sig = out_en? out_reg : 1’bz; 处理完接口和声.. 阅读全文

摘要： 原文：http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html1. 应用背景1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上， 阅读全文

摘要： 原文：http://blog.csdn.net/zhongrg/article/details/1860045一.查找表（Look-Up-Table)的原理与结构采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果 阅读全文

摘要： 1 //把内部ram40H和41H的内容分别给外部RAM100H和101H 2 #include <reg51.h> 3 4 void main (void) 5 { 6 //注意了这里用到的是unsigned char数值范围是0~256即是占用了一个内存单元，所以要定义两个指针变量 7 unsigned char xdata *xdp1; //因为外部的RAM100H和101H已经超出了256，所以要用位数为16位的xdata; 8 unsigned char xdata *xdp2; 9 unsigned char data *dp1;1... 阅读全文

摘要： 原文：http://www.cnblogs.com/kongtiao/archive/2011/09/25/2190226.html数字系统有两大类有限状态机（Finite State Machine，FSM）：Moore状态机和Mealy状态机。Moore状态机 其最大特点是输出只由当前状态确定，与输入无关。Moore状态机的状态图中的每一个状态都包含一个输出信号。这是一个典型的Moore状态机的状态跳转图，x、y、z是输入，a、b、c是输出。 Mealy状态机 它的输出不仅与当前状态有关系，而且与它的输入也有关系，因而在状态图中每条转移边需要包含输入和输出的信息。状态编码 数字... 阅读全文