什么是testbench

其实Testbench本身可以看做一个模块或者设备（本例中的模块名为add_vlg_tst），和你自己编写的模块进行通信。通过Testbench模块向待测模块输出信号作为激励，同时接收从待测模块输出的信号来查看结果。因此，在待测模块中的reg型信号在Testbench中就变成了wire，待测模块中的wire型信号在Testbench中则对应为reg型。那么inout怎么办呢，inout型信号也要设成wire，同时要用一个reg型信号作为输出寄存器，同时设置一个三态门，由一个使能信号控制，如：assign inout_sig = out_en? out_reg : 1’bz;

 

 

        处理完接口和声明之后，需要自己设置一些激励信号，激励信号的内容就是肯能会输入到待测模块中的波形。下面我们就来写一个简单的测试程序。