vhdl和原理图的混合设计

首先建立一个VHDL工程文件FPGA_VHDL:

把所需的代码写上（非门）：

library ieee;
use ieee.std_logic_1164.all;
entity FPGA_VHDL is
port (
x : in std_logic;
y : out std_logic
);
end FPGA_VHDL;

architecture dataflow of FPGA_VHDL is
begin
y <= not x;
end dataflow;

编译好了之后建立按如下步骤：

 

 

在Block1双击空白处：

FPGA_VHDL为VHDL生成的原理图

 

设计如下，其中只是加了AND2:

 

最后设置顶层文件